半导体器件制造技术
【技术实现步骤摘要】
半导体器件相关申请的交叉引用这里通过参考并入2016年11月24日提交的日本专利申请No.2016-227933的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及半导体器件，并且可以适当地用于包括例如IE(注入增强)型沟槽栅极IGBT(绝缘栅双极型晶体管)的半导体器件。
技术介绍
作为具有低集电极-发射极饱和电压VCE(sat)的IGBT，广泛使用沟槽栅极IGBT。已经开发了一种IE型沟槽栅极IGBT，其中在单元形成区域中，耦合到发射极电极的有源单元区域和各自包括浮置区域的非有源单元区域交替地布置以允许使用IE效应。IE效应降低了当IGBT处于接通状态时空穴从发射极电极放电的可能性，从而增加了存储在漂移区域中的电荷的密度。国际专利公开No.WO2011/111500(专利文件1)公开了一种技术，其中在绝缘栅半导体器件中，在相邻的第一沟槽之间形成与第一沟槽平行设置的一个或多个第二沟槽，并且在每个第二沟槽中，经由绝缘膜嵌入第一导体。[现有技术文件][专利文件][专利文件1]国际专利公开No.WO2011/111500
技术实现思路
存在一种半导体器件，其包括如下IG...
【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一半导体层，具有第一导电类型，并形成在所述半导体衬底中；第二半导体层，具有不同于所述第一导电类型的第二导电类型，并形成在位于所述第一半导体层和所述第二主表面之间的所述半导体衬底中；多个元件部分，设置在所述半导体衬底的所述第一主表面中，以在平面图中在第一方向上彼此隔开，并且在与所述第一方向正交的第二方向上延伸；和多个插入部分，设置在所述半导体衬底的所述第一主表面中，以在平面图中插入在所述元件部分之间，其中每个所述元件部分具有：第一沟槽，设置在所述元件部分和所述插入部分之间的边界部分中的一个部...
【技术特征摘要】
2016.11.24 JP 2016-2279331.一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一半导体层，具有第一导电类型，并形成在所述半导体衬底中；第二半导体层，具有不同于所述第一导电类型的第二导电类型，并形成在位于所述第一半导体层和所述第二主表面之间的所述半导体衬底中；多个元件部分，设置在所述半导体衬底的所述第一主表面中，以在平面图中在第一方向上彼此隔开，并且在与所述第一方向正交的第二方向上延伸；和多个插入部分，设置在所述半导体衬底的所述第一主表面中，以在平面图中插入在所述元件部分之间，其中每个所述元件部分具有：第一沟槽，设置在所述元件部分和所述插入部分之间的边界部分中的一个部分中，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点；第二沟槽，设置在所述元件部分和所述插入部分之间的所述边界部分中的另一个部分中，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点；第三沟槽，设置在所述第一沟槽和所述第二沟槽之间，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点，第一沟槽电极，经由第一绝缘膜嵌入所述第一沟槽中；第二沟槽电极，经由第二绝缘膜嵌入所述第二沟槽中；第三沟槽电极，经由第三绝缘膜嵌入所述第三沟槽中；第一半导体区域，具有所述第二导电类型，并形成在位于所述第一沟槽和所述第三沟槽之间的所述半导体衬底的所述第一主表面中，以与所述第一绝缘膜和所述第三绝缘膜接触；第二半导体区域，具有所述第二导电类型，并形成在位于所述第二沟槽和所述第三沟槽之间的所述半导体衬底的所述第一主表面中，以与所述第二绝缘膜和所述第三绝缘膜接触；第一耦合部分，设置在所述第一沟槽和所述第三沟槽之间，以在平面图中在所述第二方向上延伸，并到达所述第一半导体区域中的中点；第二耦合部分，设置在所述第二沟槽和所述第三沟槽之间，以在平面图中在所述第二方向上延伸，并到达所述第二半导体区域中的中点；和多个第三半导体区域，每个都具有所述第一导电类型，并形成在位于所述第一耦合部分和所述第三沟槽之间、以及所述第二耦合部分和所述第三沟槽之间的所述半导体衬底的所述第一主表面中，所述多个第三半导体区域与所述第三绝缘膜接触以比所述第一耦合部分和所述第二耦合部分浅，并且在平面图中在所述第二方向上以规则的间隔隔开，其中每个所述插入部分具有第四半导体区域，所述第四半导体区域具有所述第二导电类型，并且从所述第一主表面到达所述第一半导体层，以及其中，关于在所述插入部分插入其间的情况下而在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下区域安置：所述区域插入在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间。2.根据权利要求1所述的半导体器件，其中，关于在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下位置安置：所述位置对应于在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间的间隔的一半。3.根据权利要求1所述的半导体器件，其中所述第三半导体区域在平面图中以交错配置来布置。4.根据权利要求1所述的半导体器件，其中在平面图中连续地布置基本图案，在所述基本图案中所述第三半导体区域位于三角形的各个顶点处。5.根据权利要求1所述的半导体器件，其中在所述第一方向上彼此相邻的所述元件部分中的两个元件部分中形成的相应的所述第三半导体区域，相对于位于在所述第一方向上彼此相邻的所述两个元件部分之间的所述插入部分而非对称地布置。6.根据权利要求1所述的半导体器件，其中所述第四半导体区域距离所述第一主表面的深度比所述第一沟槽和所述第二沟槽距离所述第一主表面的相应深度更深。7.根据权利要求1所述的半导体器件，其中所述第一耦合部分和所述第二耦合部分中的每个部分在所述第二方向上连续地形成。8.一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一半导体层，具有第一导电类型，并形成在所述半导体衬底中；第二半导体层，具有不同于所述第一导电类型的第二导电类型，并形成在位于所述第一半导体层和所述第二主表面之间的所述半导体衬底中；单元形成区，在平面图中设置在所述半导体衬底的中心部分中；端接区，在平面图中设置在所述单元形成区的外侧；多个元件部分，设置在位于所述单元形成区中的所述半导体衬底的所述第一主表面中，以在平面图中在第一方向上彼此隔开，并且在与所述第一方向正交的第二方向上延伸；和多个插入部分，设置在位于所述单元形成区中的所述半导体衬底的所述第一主表面中，以在平面图中插入在所述元件部分之间，其中每个所述元件部分具有：第一沟槽，设置在所述元件部分和所述插入部分之间的边界部分中的一个部分中，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点；第二沟槽，设置在所述元件部分和所述插入部分之间的所述边界部分的另一个部分中，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点；第三沟槽，设置在所述第一沟槽和所述第二沟槽之间，以在平面图中在所述第二方向上从所述第...
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