直接带隙GeSn互补型TFET制造技术

本发明专利技术涉及一种直接带隙GeSn互补型TFET，包括：Si衬底101；Ge外延层102，设置于衬底101上表面；GeSn层103，设置于Ge外延层102上表面；P型基底104、N型基底105，设置于GeSn层103内；第一源区106、第一漏区107，设置于P型基底104内并位于两侧位置处；第二源区108、第二漏区109，设置于N型基底105内并位于两侧位置处；第一源区电极110，设置于第一源区106上表面；第一漏区电极111，设置于第一漏区107上表面；第二源区电极112，设置于第二源区108上表面；第二漏区电极113，设置于第二漏区109上表面。本发明专利技术采用晶化Ge层为Ge外延层，可有效降低Ge外延层的位错密度、表面粗糙度、界面缺陷，提升Ge外延层的质量从而得到更高质量的GeSn外延层，为高性能TFET的制备提供物质基础。

Direct band gap GeSn complementary TFET

The invention relates to a direct bandgap GeSn complementary TFET, including: Si substrate 101; Ge epitaxial layer 102 is arranged on the upper surface of the substrate, 101; GeSn layer 103 arranged on the 102 surface of the Ge epitaxial layer; P type 104, N type substrate substrate 105, set in the GeSn layer 103 in the source region of the first; 106, the first drain region 107, set in the P type substrate 104 and located on both sides of the position; second 108, second source drain region 109, set in the N type substrate 105 and located on both sides of the position; the first source electrode 110 is arranged on the first surface of the first source region 106; drain electrode 111. Set in the first drain region 107 on the surface; second source electrode 112 is arranged on the second source region of 108 surface; second drain electrode 113 is arranged on the second, 109 on the surface of the drain region. The invention uses the crystalline Ge layer as the Ge epitaxial layer, which can effectively reduce the dislocation density, the surface roughness and the interface defects of the Ge epitaxial layer, enhance the quality of the Ge epitaxial layer, and obtain the higher quality GeSn epitaxial layer, so as to provide the material basis for the preparation of high-performance TFET.

【技术实现步骤摘要】
直接带隙GeSn互补型TFET
本专利技术涉及集成电路
，特别涉及一种直接带隙GeSn互补型TFET。
技术介绍
半导体行业是现代科技的象征，伴随着近几十年现代科技行业日新月异的进步，以集成电路为主的半导体行业市场规模也不断增长，现在已经成为了全球经济的重要支柱行业之一。随着半导体器件特征尺寸的不断减小，尤其是进入纳米尺寸之后，器件中的短沟效应等负面效应对器件泄露电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将愈加严重。针对这一问题，目前已提出较为有效的办法是可以通过采用低亚阈值摆幅的新型器件隧穿场效应晶体管取代传统的MOSFET来减小短沟道效应的影响。隧穿场效应晶体管(tunnelingfieldeffecttransistor,简称TFET)是一种PIN结构的晶体管，它基于载流子的量子隧穿效应工作，并且可以通过器件优化，使得隧穿晶体管的亚阈值摆幅在室温里降到60mV/dec以下。利用互补型TFET代替传统CMOS，可以进一步缩小电路尺寸，降低电压，减小功耗。但是由于隧穿晶体管的开态电流较小，使其电路性能不足，限制了隧穿晶体管的应用。
技术实现思路
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【技术保护点】
一种直接带隙GeSn互补型TFET(100)，其特征在于，包括：Si衬底(101)；Ge外延层(102)，设置于所述衬底(101)上表面；GeSn层(103)，设置于所述Ge外延层(102)上表面；P型基底(104)、N型基底(105)，设置于所述GeSn层(103)内；第一源区(106)、第一漏区(107)，设置于所述P型基底(104)内并位于两侧位置处；第二源区(108)、第二漏区(109)，设置于所述N型基底(105)内并位于两侧位置处；第一源区电极(110)，设置于所述第一源区(106)上表面；第一漏区电极(111)，设置于所述第一漏区(107)上表面；第二源区电极(112)，设置于所...

【技术特征摘要】
1.一种直接带隙GeSn互补型TFET(100)，其特征在于，包括：Si衬底(101)；Ge外延层(102)，设置于所述衬底(101)上表面；GeSn层(103)，设置于所述Ge外延层(102)上表面；P型基底(104)、N型基底(105)，设置于所述GeSn层(103)内；第一源区(106)、第一漏区(107)，设置于所述P型基底(104)内并位于两侧位置处；第二源区(108)、第二漏区(109)，设置于所述N型基底(105)内并位于两侧位置处；第一源区电极(110)，设置于所述第一源区(106)上表面；第一漏区电极(111)，设置于所述第一漏区(107)上表面；第二源区电极(112)，设置于所述第二源区(108)上表面；第二漏区电极(113)，设置于所述第二漏区(109)上表面。2.根据权利要求1所述的互补型TFET(100)，其特征在于，所述Si衬底(101)为N型单晶硅且其掺杂浓度为5×1018cm-3。3.根据权利要求1所述的互补型TFET(100)，其特征在于，所述Ge外延层(102)为晶化Ge层。4.根据权利要求3所述的互补型TFET(100)，其特征在于，所述Ge外延层(102)为N型掺杂且其厚度为200～300nm。5.根据权利要求1所述的互补型TFET(100)，其特征在于，所述GeSn层(103)为N型掺杂且其厚度为140～160nm。6.根据权利要求1所述的互补型TFET(100)，其特征在于，所述第一源区电极(110)、所述第一漏区电极(111)、所述第二源区电极(112)及所述第二漏区电极(11...

【专利技术属性】
技术研发人员：张捷，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西,61