半导体封装体和制造半导体封装体的方法技术

本技术涉及一种半导体封装体。所述半导体封装体包含：包含多个上下叠置的第一裸芯的第一部件，第一裸芯中的每一个包含至少一个侧表面，和暴露在所述侧表面上的电接触，并且多个第一裸芯对齐，使得全部第一裸芯的对应的侧表面相对于彼此实质上共平面，以形成共同的侧壁；第一导电图案，形成在侧壁之上，并且从侧壁至少部分地间隔开，第一导电图案将多个第一裸芯的电接触电互连；至少一个第二部件；以及形成在第二部件的表面上的第二导电图案，第二导电图案固定并且电连接到第一导电图案。

Semiconductor package and method for manufacturing semiconductor package body

This technology involves a semiconductor package. The semiconductor package includes: the first part of the first bare core comprising a plurality of upper and lower overlapped core, each of the first bare core contains at least one side surface, and electrical contact exposed on the side surface, and a plurality of first bare cores are aligned so that all the opposite surfaces of the first bare core are in essence relative to each other. The first conductive pattern is formed above the side wall and separated from the side wall at least partially, and the first conductive pattern interconnects the electrical connector of the first bare core; at least one second part; and the second conductive pattern formed on the surface of the second part, and the second conducting pattern solid. It is fixed and electrically connected to the first conductive pattern.

【技术实现步骤摘要】
半导体封装体和制造半导体封装体的方法
本技术涉及半导体封装体。
技术介绍
对于便携式消费电子产品需求的强势增长正在驱动对于高容量存储部件的需求。半导体存储器部件(例如闪速存储器存储卡)正变得被广泛使用，以迎合数字信息存储和交换日益增长的需求。它们的便携性、多功能性和坚固设计，以及它们的高可靠性和大容量，使得这样的存储器部件理想地使用在多种多样的电子部件中，包括例如数字相机、数字音乐播放器、视频游戏机、PDA和移动电话。尽管各种封装体配置是已知的，闪速存储器存储卡典型地被制造为单封装系统(SiP)或多芯片模块(MCM)，其中多个裸芯安装并且互连到基板上，并且包封在模塑料之中。图1A和图1B是常规半导体封装体100的俯视图和侧视图。半导体封装体100包含基板110和多个裸芯，多个裸芯包含并排地布置在基板110上的存储器裸芯120和控制器裸芯130。可以分别通过焊料球122或键合引线132将存储器裸芯120和控制器裸芯130连接到基板110。图2A和图2B示出另一常规半导体封装体200。半导体封装体200包含基板210和多个裸芯，多个裸芯包含垂直地堆叠在基板210上的存储器裸芯220和控制器裸芯230。可以分别通过焊料球222和键合引线232将存储器裸芯220和控制器裸芯230连接到基板210。在两种配置中，半导体封装体包含基板，用于支撑和容纳裸芯和其他元件(未示出)，例如无源器件，无源器件包含电阻、电容或电感。
技术实现思路
概括起来，本技术的一个方面中，一种半导体封装体包含：包含：包含多个上下叠置的第一裸芯的第一部件，第一裸芯中的每一个包含至少一个侧表面，和暴露在所述侧表面上的电接触，并且多个第一裸芯对齐，使得全部第一裸芯的对应的侧表面相对于彼此实质上共平面，以形成共同的侧壁；第一导电图案，形成在侧壁之上，并且从侧壁至少部分地间隔开，第一导电图案将多个第一裸芯的电接触电互连；至少一个第二部件；以及形成在第二部件的表面上的第二导电图案，第二导电图案固定并且电连接到第一导电图案。本技术的另一方面中，一种半导体系统包含多个部件，所述多个部件布置为三维矩阵配置，并且通过设置在相邻的部件的相对表面上的相对的导电图案物理地和电气地互连，每个部件包含上下叠置的多个裸芯，堆叠体中的裸芯对齐且控制其尺寸使得全部裸芯的对应的侧表面相对于彼此实质上共平面，以形成四个共同侧壁。所述导电图案包含侧壁导电图案和端面导电图案，侧壁导电图案形成在部件的各自的侧壁之上，并且从各自的侧壁至少部分地间隔开，侧壁导电图案电互连各自的部件中的多个裸芯，端面导电图案形成于各自的部件的端表面上。本技术的另一方面中，一种形成半导体封装体的方法包含：制备多个第一裸芯，第一裸芯的每一个包含至少一个侧表面和暴露在侧表面上的电接触；对齐并且堆叠多个第一裸芯，使得全部第一裸芯的对应的侧表面相对于彼此实质上共平面，以形成共同的侧壁；在第一部件的侧壁之上形成第一导电图案，并且第一导电图案从第一部件侧壁至少部分地间隔开，第一导电图案电互连多个第一裸芯的电接触；第二部件的表面上形成第二导电图案；以及通过将第一导电图案与第二导电图案互连，将第二部件固定到第一部件的侧壁上。附图说明图1A和图1B是常规半导体封装体的示意俯视图和示意侧视图。图2A和图2B是另一常规半导体封装体的示意俯视图和示意侧视图。图3A至图3D分别是根据本技术实施例的半导体封装体的示意立体图、示意正视图、示意俯视图和沿图3B和3C中的线D-D’取的示意截面图。图4是示出依据本技术实施例的半导体封装体的制造方法的流程图。图5A至图11B是根据如图4所示的本技术实施例的半导体封装体的制造方法的不同步骤的示意图。图12A和图12B分别是根据本技术的另一实施例的半导体封装体的示意正视图和示意俯视图。图13A至图13C根据本技术的另一实施例的半导体封装体的示意立体图、沿图13A的平面B-B’取的示意截面图和沿图13B的线C-C’取的截面图。图14A和图14B是根据本技术的另一实施例的半导体封装体的示意立体图和示意俯视图。图15A、图15B和图15C是根据本技术的另一实施例的半导体封装体的示意正视图和沿图15A中的线B-B’和线C-C’取的示意截面图。图16是根据本技术的另一实施例的半导体封装体的示意立体图。图17A和图17B是根据本技术的另一实施例的半导体封装体的示意立体图和沿图17A中的平面B-B’取的示意截面图。图18是示出了在根据本技术实施例的裸芯堆叠体的侧壁上形成导电图案的方法的流程图。图19A至图23B示出在根据本技术实施例的裸芯堆叠体的侧壁上形成导电图案的方法的不同步骤的示意图。具体实施方式实施例将参考图3A至图23B描述，其涉及一种半导体封装体、一种半导体系统和一种半导体封装体的制造方法。可以理解本技术可以以许多不同的形式实现且不应解释为限于本文所阐述的实施例。而是，这些实施例被提供，使得本公开将是充分和完整的，且将本专利技术完全传递给本领域的技术人员。本技术旨在覆盖这些实施例的替换、修改和等同物，这些实施例被包括在由所附权利要求界定的本专利技术的范围和精神内。另外，在本技术的所附详细说明中，阐述了许多特定的细节，以提供本技术的完整理解。然而，对于本领域人员而言清楚的是，本技术可以在没有这样的特定细节的情况下被实现。在本文中使用的术语“左”，“右”，“顶部”，“底部”，“上”，“下”，“垂直”和/或“横向”仅是为方便和说明的目的，而并不旨在限制本技术的描述，这是因为涉及的项目可以交换位置。同样，如本文使用的，冠词旨在包含单数和复数的形式，除非内容明确指明相反的含义。术语“实质上”和/或“约”是指具体的尺寸或参数可以在给定应用的可以接受的制造公差范围内变动。在一个实施例中，可以接受的制造公差是±0.25％。附图的自始至终，相同或相似的部件用相同的方式标记，具有相同的末两位数字。本技术的一个实施例将参考根据本技术实施例的示意立体图图3A、示意正视图图3B、示意俯视图图3C和沿的图3B和图3C所示线D-D’取的半导体封装体的示意截面图图3D进行描述。参考图3A至图3D，半导体封装体300包含第一部件310，第一部件310包含经由粘接层垂直地堆叠的多个裸芯311，粘接层是例如DAF(裸芯贴附膜)层(未示出)。裸芯311可以包含存储器裸芯，例如具有相同尺寸的存储器裸芯。第一部件310中的全部裸芯311对齐，其至少一个对应的侧表面相对于彼此实质上共平面，以形成共同的侧壁313。第一部件310中的裸芯311的数量可以改变，包含例如2、4、8、16或32个裸芯。在其他实施例中，堆叠体中的裸芯可以有其他数量。裸芯311中的每一个包含导电图案316，导电图案316形成在制造电子元件和电路的有效表面315上。如图3D所示，导电图案316可以具有与相应的裸芯311的上表面共平面的上表面，并且可以由金、铜、铝或其合金制成。导电图案316的至少一部分暴露在侧壁313上，以形成电接触317(其中只有一个被标记)。导电图案316可以包含延伸到侧壁313的迹线314(其中只有一个被标记)，从而这样的电接触317是迹线314暴露的端部。可选择地，导电图案316可以还包含多个接合垫312，接合垫312沿裸芯311中相应的一个的边缘布置本文档来自技高网...

【技术保护点】
一种半导体封装体，包含：第一部件，所述第一部件包含多个上下叠置的第一裸芯，第一裸芯的每一个包含至少一个侧表面和暴露在所述侧表面上的电接触，并且所述多个第一裸芯对齐，使得全部第一裸芯的对应的侧表面相对彼此实质上共平面，以形成共同的侧壁；第一导电图案，所述第一导电图案形成在所述侧壁之上，并且从所述侧壁至少部分地间隔开，所述第一导电图案与所述多个第一裸芯的电接触电互连；至少一个第二部件；以及第二导电图案，所述第二导电图案形成在所述第二部件的表面上，所述第二导电图案固定并电连接到所述第一导电图案。

【技术特征摘要】
1.一种半导体封装体，包含：第一部件，所述第一部件包含多个上下叠置的第一裸芯，第一裸芯的每一个包含至少一个侧表面和暴露在所述侧表面上的电接触，并且所述多个第一裸芯对齐，使得全部第一裸芯的对应的侧表面相对彼此实质上共平面，以形成共同的侧壁；第一导电图案，所述第一导电图案形成在所述侧壁之上，并且从所述侧壁至少部分地间隔开，所述第一导电图案与所述多个第一裸芯的电接触电互连；至少一个第二部件；以及第二导电图案，所述第二导电图案形成在所述第二部件的表面上，所述第二导电图案固定并电连接到所述第一导电图案。2.如权利要求1所述半导体封装体，其中所述第一部件的第一导电图案包含一个或多个第一接合垫，所述第二部件的第二导电图案包含一个或多个第二接合垫，并且对应的第一接合垫和第二接合垫相对于彼此对齐。3.如权利要求2所述半导体封装体，还包含：一个或多个连接体，所述一个或多个连接体接合在所述第一导电图案与所述第二导电图案之间。4.如权利要求3所述半导体封装体，其中所述一个或多个连接体包含一个或多个第一连接体和一个或多个第二连接体，所述一个或多个第一连接体设置在第一导电图案的所述第一接合垫上，所述一个或多个第二连接体设置在所述第二导电图案的第二接合垫上，在对应的所述第一接合垫上的第一连接体和所述第二接合垫上的第二连接体电连接。5.如权利要求3所述半导体封装体，其中所述连接体包含焊料球、金球、铜凸块或金凸块。6.如权利要求1所述半导体封装体，其中所述第一部件的第一裸芯包含存储器裸芯、控制器裸芯、处理器裸芯、无源器件裸芯、或虚设裸芯。7.如权利要求1所述半导体封装体，其中所述第二部件包含控制器裸芯、插入器、电荷泵、无源器件、或印刷电路板。8.如权利要求1所述半导体封装体，其中所述第二部件包含多个上下叠置的第二裸芯，第二裸芯的每一个包含至少一个侧表面和暴露在所述侧表面上的电接触，并且所述多个第二裸芯对齐，使得全部第二裸芯的对应的侧表面相对于彼此实质上共平面，以形成共同的侧壁；并且所述第二导电图案形成在所述第二部件的侧壁之上，并且从所述第二裸芯的侧壁至少部分地间隔开，所述第二导电图案与所述多个第二裸芯的电接触电互连。9.如权利要求1所述半导体封装体，还包含：第三部件，所述第三部件经由端面导电图案贴附到所述第一部件的端表面上并与所述第一部件电连接，所述端面导电图案形成在所述第一部件的所述端表面上。10.如权利要求9所述半导体封装体，其中所述第一部件的端表面包含所述第一部件的最顶端裸芯的顶表面，或所述第一部件的最底端裸芯的底表面。11.如权利要求10所述半导体封装体，其中所述第三部件包含多个上下叠置的第三裸芯，第三裸芯的每个包含至少一个侧表面和暴露在所述侧表面上的电接触，并且所述多个第三裸芯对齐，使得全部第三裸芯的对应侧表面相对于彼此实质上共平面，以形成共同的侧壁。12.如权利要求1所述半导体封装体，还包含：引线键合体，所述引线键合体形成在所述第二部件的背对所述第一部件的表面上的接合...

【专利技术属性】
技术研发人员：邱进添，邰恩勇，钱开友，廖致钦，H塔基亚，G辛格，
申请(专利权)人：晟碟信息科技上海有限公司，
类型：发明
国别省市：上海,31