半导体装置的制作工艺制造方法及图纸

本发明专利技术公开一种半导体装置的制作工艺，包含以下步骤。首先，在基底上形成栅极结构。然后，形成蚀刻停止层覆盖栅极结构，并且，利用高密度等离子体化学气相沉积制作工艺，在蚀刻停止层上形成介电层。后续，进行第一平坦化制作工艺以移除一部分的介电层，并在栅极结构上残留具有一定厚度的介电层。之后，再进行第二平坦化制作工艺，利用实质相同的移除速率同时移除介电层与蚀刻停止层。

【技术实现步骤摘要】
半导体装置的制作工艺
本专利技术涉及一种半导体制作工艺，特别是涉及一种半导体装置的平坦化制作工艺。
技术介绍
随着集成电路(IC)集成度不断提升，集成电路内各半导体元件的特征尺寸也持续微缩。为了因应半导体元件微缩所引起的各种电性或制作工艺限制，业界也提出了多种解决之道。举例来说，对于晶体管装置而言，为了解决传统多晶硅栅极造成硼穿透(boronpenetration)以及空乏效应(depletioneffect)的问题，目前业界多采用后栅极(gatelast)制作工艺，以具有金属电极的金属栅极取代传统的多晶硅栅极。然而，随着各栅极结构间的距离逐渐微缩，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。举例来说，各栅极结构间空间不足而影响覆盖膜层的填洞效果或使制作工艺繁复等问题。因此，目前业界仍需要一种改良式的半导体制作工艺，以有效因应各栅极结构间空间不足的情形。
技术实现思路
本专利技术提供一种半导体装置的制作工艺，其是利用高密度等离子体化学气相沉积制作工艺形成层间介电层，再进行后续的平坦化制作工艺，因此该制作工艺可达到较佳的填洞效果与平坦化能力，并能有效控制该层间介电层的高度。为达前述目的，本专利技术提供一种半导体装置的制作工艺，包含以下步骤。首先，在一基底上形成一栅极结构。然后，形成一蚀刻停止层覆盖该栅极结构，并利用一高密度等离子体化学气相沉积制作工艺，在该蚀刻停止层上形成一介电层。后续，进行一第一平坦化制作工艺以移除一部分的该介电层，使该栅极结构上残留有一定厚度的该介电层。再进行一第二平坦化制作工艺，利用实质相同的移除速率同时移除该介电层与该蚀刻停止层。本专利技术的半导体制作工艺主要是在进行金属栅极置换制作工艺之前，先利用阶梯覆盖性较好的高密度等离子体化学气相沉积制作工艺来形成层间介电层。由此，可避免过去利用阶段性沉积制作工艺(沉积-蚀刻-沉积)来提高填洞能力的麻烦。另一方面，本专利技术的半导体制作工艺是舍弃高选择比的化学机械研磨制，而仅使用一般选择性蚀刻氧化硅的化学机械研磨制作工艺，并搭配不具蚀刻选择比的回蚀刻制作工艺来进行该层间介电层的平坦化，由此，不仅不会造成该层间介电层的局部凹陷，还可维持整体晶片的一致性(uniformity)。附图说明图1至图7绘示本专利技术第一实施例中半导体制作工艺的步骤示意图；图8绘示本专利技术第二实施例中半导体制作工艺的步骤示意图；图9绘示本专利技术第三实施例中半导体制作工艺的步骤示意图。主要元件符号说明100基底102浅沟隔离120栅极结构121栅极介电层122栅极电极层123帽盖层124间隙壁125栅极沟槽126高介电常数介电层127功函数金属层128金属层129盖层130源极/漏极140、145接触洞蚀刻停止层150、155层间介电层具体实施方式使熟习本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个较佳实施例，并配合所附附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1至图7，所绘示者为本专利技术第一实施例中形成半导体装置的制作工艺示意图。首先，如图1所示，提供一基底100，例如一硅基底(siliconsubstrate)、外延硅(epitaxialsiliconsubstrate)、硅锗基底(silicongermaniumsubstrate)、碳化硅基底(siliconcarbidesubstrate)或硅覆绝缘(silicononinsulation,SOI)基底，并且在基底100上形成至少一栅极结构120，各栅极结构120之间是通过位于基底100内的至少一浅沟隔离(shallowtrenchisolation,STI)102而相互隔离。本实施例是选择以形成一平面晶体管(planartransistor)的制作工艺作为实施样态说明，而直接在一平面基底100上形成各栅极结构120。然而，在另一实施例中，也可选择先在基底100上形成至少一鳍状结构(未绘示)以及一绝缘层(未绘示)，再于该鳍状结构上形成该栅极结构。该鳍状结构的形成方式例如是利用一间隙壁自对准双图案(spacerself-aligneddoublepatterning,SADP)制作工艺转移掩模图案(未绘示)，而在基底100中形成多个沟槽(未绘示)。后续在该些沟槽中填入该绝缘层，即可使得突出于该绝缘层的基底100部分形成该鳍状结构，该绝缘层即构成一浅沟隔离(未绘示)。栅极结构120包含一栅极介电层(gatedielectriclayer)121、一栅极电极层(gateelectrodelayer)122、一帽盖层(cappinglayer)123以及一间隙壁(spacer)124。其中，栅极介电层121例如可包含一介质材料、二氧化硅(silicondioxide,SiO2)或氮化硅(siliconnitride,SiN)等。栅极电极层122例如是多晶硅(polysilicon)，包含不具有任何掺质(undoped)多晶硅材料、具有掺质的多晶硅材料、或非晶硅材料等，但也可以是由上述材料的组合。帽盖层123可选择为一复合膜层结构，如图1所示，例如包含二氧化硅、氮化硅、碳化硅(siliconcarbide,SiC)、碳氮化硅(SiCN)或上述材料的组合等，但在其他实施例中也可是由上述材料组成的单一膜层。间隙壁124同样可选择为一单层或复合膜层的结构，例如其可包含高温氧化硅层(hightemperatureoxide,HTO)、氮化硅、氧化硅、氮氧化硅(SiON)或使用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)。栅极结构120制作工艺例如是先在基底100上全面形成一介电材料层(未绘示)、一栅极材料层(未绘示)、帽盖材料层(未绘示)后，再图案化这些堆叠材料层，进而形成了一栅极堆叠结构(未绘示)。接着，再于该栅极堆叠结构的侧壁上形成间隙壁124，由此形成本实施例的栅极结构120。而后，再于栅极结构120两侧的基底100中分别形成两轻掺杂源极/漏极(LDD,未绘示)以及源极/漏极130，以及形成一接触洞蚀刻停止层140，共形地覆盖在整个栅极结构120以及源极/漏极130上。接触洞蚀刻停止层140例如是包含氮化硅层或碳氮化硅等，并由一化学气相沉积制作工艺(chemicalvapordeposition,CVD)而形成，其厚度约为230埃(angstroms)左右。本领域者应可轻易了解，本专利技术的栅极结构也可能以其他方式形成，而不限于前述的制作步骤。在其他实施例中，也可选择直接于该基底上形成一金属栅极结构(未绘示)，该金属栅极结构至少包含一功函数金属层(workfunctionlayer)及一金属栅极，但并不以此为限。之后，则如图2所示，在基底100上形成一层间介电层150覆盖在接触洞蚀刻停止层140上。在本实施例中，层间介电层150例如是包含氧化硅或四乙氧基硅烷(tetraethylorthosilicate,TEOS)，并由一高密度等离子体化学气相沉积制作工艺(high-densityplasmachemicalvapordeposition,HDPCVD)所形成，其厚度t约介于1100埃至1300埃之间。需注意的是，该高密度等离子本文档来自技高网...

【技术保护点】
一种半导体装置的制作工艺，其特征在于包含下列步骤：在一基底上形成一栅极结构；形成一蚀刻停止层覆盖该栅极结构；利用一高密度等离子体化学气相沉积制作工艺，在该蚀刻停止层上形成一介电层；进行一第一平坦化制作工艺以移除一部分的该介电层，并在该栅极结构上残留具有一定厚度的该介电层；以及进行一第二平坦化制作工艺，利用实质相同的移除速率移除该介电层与该蚀刻停止层。

【技术特征摘要】
1.一种半导体装置的制作工艺，其特征在于包含下列步骤：在一基底上形成一栅极结构；形成一蚀刻停止层覆盖该栅极结构；利用一高密度等离子体化学气相沉积制作工艺，在该蚀刻停止层上形成一介电层；进行一第一平坦化制作工艺以移除一部分的该介电层，并在该栅极结构上残留具有一定厚度的该介电层；以及进行一第二平坦化制作工艺，利用实质相同的移除速率移除该介电层与该蚀刻停止层。2.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该第一平坦化制作工艺包含一化学机械研磨制作工艺。3.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该第二平坦化制作工艺包含一回蚀刻制作工艺，且该回蚀刻制作工艺是利用不具蚀刻选择比的蚀刻剂进行。4.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该蚀刻停止层包含氮化硅，该介电层包含氧化硅，其中，该第一平坦化制作工艺是利用对氧化硅具高选择比的一化学机械研磨制作工艺进行，该第二平坦化制作工艺是利用对氧化硅与氮化硅具相同选择比的回蚀刻制作工艺进行。5.依据权利要求1所述的半导体装置的制作工...

【专利技术属性】
技术研发人员：潘继岗，
申请(专利权)人：联芯集成电路制造厦门有限公司，联华电子股份有限公司，
类型：发明
国别省市：福建,35