在垂直晶体管替代栅极流程中控制自对准栅极长度制造技术

本发明专利技术涉及在垂直晶体管替代栅极流程中控制自对准栅极长度，其中，一种半导体结构包括半导体衬底，位于半导体衬底上方的第一垂直晶体管的底部源/漏层，位于该源/漏层上方的垂直沟道，以及包覆该垂直沟道的金属栅极，该垂直沟道在与该金属栅极之间的接口处相对金属栅极具有固定高度。半导体结构还包括位于该垂直沟道上方的顶部源/漏层，以及至各顶部及底部源/漏层及该栅极的自对准接触。半导体结构可通过以下步骤实现：提供上方具有底部源/漏层的半导体衬底，在底部源/漏层上方形成垂直沟道，形成包覆垂直沟道的伪栅极，以及分别围绕垂直沟道的顶部及底部形成底部间隙壁层及顶部间隙壁层，垂直沟道的剩余中心部分定义固定垂直沟道高度。

【技术实现步骤摘要】
在垂直晶体管替代栅极流程中控制自对准栅极长度
本专利技术通常涉及垂直晶体管的制造。尤其，本专利技术涉及通过替代栅极制程控制垂直晶体管中的自对准栅极长度。
技术介绍
当前，垂直FET(verticalFET；VFET)的制造在控制自对准栅极宽度并将该VFET集成入替代金属栅极(replacementmetalgate；RMG)流程方面具有挑战性。
技术实现思路
因此，需要克服上述挑战。为克服现有技术的缺点并提供额外的优点，在一个态样中提供一种在垂直晶体管替代栅极制程中控制自对准栅极长度的方法。该方法包括：提供上方具有底部源/漏层的半导体衬底，在该底部源/漏层上方形成垂直沟道，形成包覆该垂直沟道的伪栅极，以及分别围绕该垂直沟道的顶部及底部形成底部间隙壁层及顶部间隙壁层，该垂直沟道的剩余中心部分定义固定垂直沟道高度。该方法还包括在该垂直沟道上方形成顶部源/漏层，用金属栅极替代该伪栅极，以及形成自对准源、漏及栅极接触。依据另一个态样，提供一种半导体结构。该半导体结构包括：半导体衬底，位于该半导体衬底上方的第一垂直晶体管的底部源/漏层，位于该源/漏层上方的垂直沟道，以及包覆该垂直沟道的金属栅极，该本文档来自技高网...

【技术保护点】
一种方法，包括：提供半导体衬底，其上方具有底部源/漏层；在该底部源/漏层上方形成垂直沟道；形成包覆该垂直沟道的伪栅极；分别围绕该垂直沟道的顶部及底部形成底部间隙壁层及顶部间隙壁层，该垂直沟道的剩余中心部分定义固定垂直沟道高度；在该垂直沟道上方形成顶部源/漏层；用金属栅极替代该伪栅极；以及形成自对准源、漏及栅极接触。

【技术特征摘要】
2016.09.29 US 15/280,4511.一种方法，包括：提供半导体衬底，其上方具有底部源/漏层；在该底部源/漏层上方形成垂直沟道；形成包覆该垂直沟道的伪栅极；分别围绕该垂直沟道的顶部及底部形成底部间隙壁层及顶部间隙壁层，该垂直沟道的剩余中心部分定义固定垂直沟道高度；在该垂直沟道上方形成顶部源/漏层；用金属栅极替代该伪栅极；以及形成自对准源、漏及栅极接触。2.如权利要求1所述的方法，其中，形成该伪栅极包括：在初始半导体结构的水平表面上形成第一硬掩膜层；在该第一硬掩膜层上方并沿着至少一个鳍片的垂直侧面形成共形介电层；以及邻近该共形介电层的垂直部分形成伪栅极。3.如权利要求2所述的方法，其中，形成该第一硬掩膜层包括使用气体团簇离子束制程。4.如权利要求3所述的方法，其中，形成该第一硬掩膜层包括形成该第一硬掩膜层至约5纳米至约15纳米的高度。5.如权利要求1所述的方法，其中，形成该垂直沟道包括在该底部源/漏层上方形成鳍片，该鳍片包括半导体沟道材料的底部以及牺牲外延半导体材料的顶部。6.如权利要求5所述的方法，其中，形成该伪栅极包括：用第二硬掩膜层替代该伪栅极的顶部；移除该伪栅极的部分，该第二硬掩膜层的相应部分以及至少一个鳍片的该顶部，以暴露共形介电层的部分以及该至少一个鳍片的该底部；移除该共形介电层的该暴露部分，以部分暴露该至少一个鳍片的该底部的侧面；以及邻...

【专利技术属性】
技术研发人员：谢瑞龙，山下天孝，程慷果，叶俊呈，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY