半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。该半导体元件制作方法包括，首先提供一基底，然后形成一第一栅极结构于基底上、一第一间隙壁环绕第一栅极结构以及一层间介电层环绕第一间隙壁。接着进行一第一蚀刻制作工艺去除部分层间介电层以形成一凹槽，进行一第二蚀刻制作工艺去除部分第一间隙壁并扩大该凹槽，最后再形成一接触插塞于该凹槽内。

Semiconductor components and their fabrication methods

The invention discloses a semiconductor element and a method for making a semiconductor device. The manufacturing method of the semiconductor component includes providing a substrate first, then forming a first gate structure on the substrate, a first gap wall encircling the first gate structure and an interlayer dielectric layer surrounding the first gap wall. Next, a first etching process is used to remove some interlayer dielectric layer to form a groove, and a second etching process is used to remove part of the first gap wall and expand the groove, and finally form a contact plug in the groove.

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种半导体元件，尤其是涉及一种接触插塞底表面包含倒V型轮廓的半导体元件。
技术介绍
近年来，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。一般而言，半导体制作工艺在进入10纳米世代后接触插塞的接触面积会大幅降低，造成阻值的增加。除此之外，接触插塞的制作也需伴随更多的光掩模来完成。而随着光掩模数量的提升，一点点主动区域的偏移又会再次造成阻值的提升，影响整个元件的运作。因此如何在现今场效晶体管的架构下改良此问题即为现今一重要课题。
技术实现思路
本专利技术较佳实施例公开一种制作半导体元件的方法。首先提供一基底，然后形成一第一栅极结构于基底上、一第一间隙壁环绕第一栅极结构以及一层间介电层环绕第一间隙壁。接着进行一第一蚀刻制作工艺去除部分层间介电层以形成一凹槽，进行一第二蚀刻制作工艺去除部分第一间隙壁并扩大该凹槽，最后再形成一接触插塞于该凹槽内。本专利技术另一实施例公开一种半导体元件，其主要包含：一基底，一第一栅极结构设于基底上，一第一间隙壁环绕第一栅极结构，一层间介电层环绕第一间隙壁，以及一接触插塞设于第一栅极结构、第一间隙壁以及层间介电层上，其中接触插塞的底表面包含一倒V型。附图说明图1为本专利技术一较佳实施例的半导体元件的上视布局图；图2至图7为沿着图1中切线AA'方向制作一半导体元件的方法示意图。主要元件符号说明12基底14PMOS区域16NMOS区域18浅沟隔离20栅极结构22栅极结构24栅极结构26栅极介电层28栅极材料层30间隙壁32源极/漏极区域34接触洞蚀刻停止层36层间介电层38高介电常数介电层40功函数金属层42低阻抗金属层44硬掩模46遮盖层48凹槽50凹槽52接触插塞54接触插塞56接触插塞58阻隔层60金属层62V型轮廓64倒V型轮廓具体实施方式请参照图1至图7，图1为本专利技术一较佳实施例的半导体元件的上视布局图，图2至图7则为沿着图1中切线AA'位置制作一半导体元件的方法示意图。如图1至图7所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板。基底12上较佳定义有至少一主动区(图未示)，其可于后续制作工艺中用来制作一静态随机存取存储器(staticrandomaccessmemory,SRAM)。主动区可细部包含一P型金属氧化物半导体(PMOS)区域14与一N型金属氧化物半导体(NMOS)区域16，其中PMOS区域14与NMOS区域16周围较佳设有例如由氧化硅所构成的浅沟隔离(shallowtrenchisolation,STI)18。需注意的是，本实施例虽以制作平面型(planar)场效晶体管为例，但不局限于此，本专利技术又可应用至一般非平面型场效晶体管(non-planar)鳍状结构场效晶体管，例如可于主动区的基底12上形成至少一鳍状结构，而鳍状结构的底部则较佳被浅沟隔离18所围绕，此实施例也属本专利技术所涵盖的范围。依据本专利技术的较佳实施例，鳍状结构较佳通过侧壁图案转移(sidewallimagetransfer,SIT)技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可透过光光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fincut)而获得所需的图案化结构，例如条状图案化鳍状结构。除此之外，鳍状结构的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构。另外，鳍状结构的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构。这些形成鳍状结构的实施例均属本专利技术所涵盖的范围。接着可于基底12上形成多个栅极结构，例如栅极结构20、22、24或虚置栅极。其中栅极结构可设于PMOS区域14、NMOS区域16或同时横跨PMOS区域14与NMOS区域16。以下主要针对设于浅沟隔离18上的栅极结构20、22、24进行说明。如图2所示，栅极结构20、22、24的制作方式可依据制作工艺需求以先栅极(gatefirst)制作工艺、后栅极(gatelast)制作工艺的先高介电常数介电层(high-kfirst)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-klast)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层或介质层、一栅极材料层以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层与部分栅极介电层，然后剥除图案化光致抗蚀剂，以于浅沟隔离18上形成由图案化的栅极介电层26与图案化的栅极材料层28所构成的栅极结构20、22、24。然后在各栅极结构20、22、24侧壁形成至少一间隙壁30，于主动区中间隙壁30两侧的基底12中形成一源极/漏极区域32及/或外延层(图未示)，并选择性于源极/漏极区域32及/或外延层的表面形成一金属硅化物(图未示)。在本实施例中，间隙壁30可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)。其中本实施例的间隙壁30较佳由氮化硅所构成，但间隙壁30又可选自由氧化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域32与外延层可依据所置备晶体管的导电型式而包含不同掺质或不同材料。例如源极/漏极区域32可包含P型掺质或N型掺质，而外延层则可包含锗化硅、碳化硅或磷化硅。然后如图3所示，先形成一由氮化硅所构成的接触洞蚀刻停止层(contactetchstoplayer,CESL)34于基底12上覆盖栅极结构20、22、24，再形成一层间介电层36于接触洞蚀刻停止层34上。接着进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanicalpolishing,CMP)去除部本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包含：提供一基底；形成一第一栅极结构于该基底上、一第一间隙壁环绕该第一栅极结构以及一层间介电层环绕该第一间隙壁；进行一第一蚀刻制作工艺去除部分该层间介电层以形成一凹槽；进行一第二蚀刻制作工艺去除部分该第一间隙壁并扩大该凹槽；以及形成一接触插塞于该凹槽内。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底；形成一第一栅极结构于该基底上、一第一间隙壁环绕该第一栅极结构以及一层间介电层环绕该第一间隙壁；进行一第一蚀刻制作工艺去除部分该层间介电层以形成一凹槽；进行一第二蚀刻制作工艺去除部分该第一间隙壁并扩大该凹槽；以及形成一接触插塞于该凹槽内。2.如权利要求1所述的方法，另包含：形成一第二栅极结构于该基底上、一第二间隙壁环绕该第二栅极结构以及该层间介电层环绕该第二间隙壁；进行该第一蚀刻制作工艺去除设于该第一栅极结构及该第二栅极结构之间的部分该层间介电层；进行该第二蚀刻制作工艺去除部分该第一间隙壁及部分该第二间隙壁；以及形成该接触插塞。3.如权利要求2所述的方法，另包含：在形成该层间介电层之前形成一接触洞蚀刻停止层于该第一间隙壁及该第二间隙壁上；进行该第一蚀刻制作工艺；进行该第二蚀刻制作工艺去除部分该接触洞蚀刻停止层、部分该第一间隙壁以及部分该第二间隙壁；以及形成该接触插塞。4.如权利要求2所述的方法，另包含：形成一第一硬掩模于该第一栅极结构上以及一第二硬掩模于该第二栅极结构上，其中该第一硬掩模、该第二硬掩模及该层间介电层上表面齐平；进行该第一蚀刻制作工艺；进行该第二蚀刻制作工艺去除部分该第一硬掩模、部分该第二硬掩模、部分该第一间隙壁以及部分该第二间隙壁；以及形成该接触插塞。5.如权利要求1所述的方法，其中该第一蚀刻制作工艺的蚀刻剂选自由环丁烯(C4H6)、氧气以及氩气所构成的群组。6.如权利要求1所述的方法，其中该第二蚀刻制作工艺的蚀刻剂选自由二氟甲烷(CH2F2)以及氢气所构成的群组。7.如权利要求1所述的方法，其中该接触插塞...

【专利技术属性】
技术研发人员：洪庆文，吴家荣，李怡慧，刘盈成，黄志森，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71