一种半导体结构及其制备方法技术

本发明专利技术提供一种应用于存储器的半导体结构及其制备方法，制备包括：提供一半导体基材，半导体基材内具有若干沟槽结构；采用第一沉积反应气体在第一温度下于沟槽结构的底部及侧壁形成晶核层，为后续沉积填充层提供沉积条件，采用间歇式循环沉积的模式形成供长晶厚度的晶核层；采用第二沉积反应气体在第二温度下于晶核层表面形成填充层，填充层为多晶结构，利用晶核层使得填充层沿沟槽结构的底部、侧壁及顶部的沉积长晶速率概呈相同，晶核层和填充层填充沟槽结构。通过上述方案，本发明专利技术的制备方法，可以在进行沟槽填充时使得填充层的各向沉积速率相同，进而可以降低封口现象的产生，从而减少因封口效应产生的孔隙，提高器件整体结构稳定性及导电性。

A semiconductor structure and its preparation method

A semiconductor structure and a preparation method of the invention provides a preparation used in memory, including: providing a semiconductor substrate, the semiconductor substrate has a plurality of grooves; bottom and side wall of the first deposition reaction gas at a first temperature in the trench structure nucleation layer for subsequent deposition layer deposition conditions. The intermittent cycle deposition mode nucleation layer for long crystal thickness; the temperature in the second filling layer is formed on the seed layer surface using second deposition reaction gas, filling layer for polycrystalline structure using the nucleation layer growth rate makes the sedimentary filling layer along the grooves at the bottom, side wall and top almost had the same crystal layer and a filling layer, filling the trench structure. Through this program, the preparation method of the invention can be in trench filling when the anisotropic deposition rate of the filling layer, and then reduce the sealing phenomenon, thereby reducing the sealing effect caused by pore, improve the overall structure of the device stability and conductivity.

【技术实现步骤摘要】
一种半导体结构及其制备方法
本专利技术属于半导体制备工艺
，特别是涉及一种半导体结构及其制备方法。
技术介绍
随着集成电路高集成度和高性能需求的逐渐增加，半导体技术向着更小的特征尺寸的技术节点发展。目前，在半导体的制造技术中，经常需要进行沟槽以及通孔的填充，来完成半导体结构以及整个器件结构的制备。然而，随着器件小型化的不断深入，半导体结构的尺寸越来越小，致使填充沟槽及通孔的难度越来越大，特别是当深宽比较大时，如在低压化学沉积工艺在其进行沉积的过程中，掺杂多晶硅薄膜容易在沟槽或隙缝的顶部发生反应，进而产生封口的现象。随着集成电路尺寸的微缩，生产工艺变得较为复杂，而较高的深宽比结构使得在进行薄膜沉积时，更容易形成封口的现象，这主要是因为沟槽顶部最先接触到反应气体，加之整个沟槽底部及侧壁的晶圆表面捕捉反应气体的速率等因素的影响，使得顶部的沉积速率较快于沟槽侧壁及底部。因此，由于封口现象的存在，使得沟槽结构内填充形成的导电栓内部就存在孔隙，即使得导电栓的截面积减少，会降低整体的导电率，如图18及图19所示，图18显示为现有技术中沟槽结构中具有孔隙存在的半导体结构示意图，其中，121代表本文档来自技高网...

【技术保护点】
一种半导体结构的制备方法，其特征在于，包括如下步骤：1)提供一半导体基材，所述半导体基材内具有若干沟槽结构；2)采用第一沉积反应气体在第一温度下于所述沟槽结构的底部及侧壁形成晶核层，用于为后续沉积填充层提供沉积条件，其中，采用间歇式循环沉积的模式形成供长晶厚度的所述晶核层；及3)采用第二沉积反应气体在第二温度下于所述晶核层表面形成所述填充层，所述填充层为多晶结构，利用所述晶核层使得所述填充层沿所述沟槽结构的底部、侧壁及顶部的沉积长晶速率概呈相同，其中，所述晶核层和所述填充层填充所述沟槽结构。

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：1)提供一半导体基材，所述半导体基材内具有若干沟槽结构；2)采用第一沉积反应气体在第一温度下于所述沟槽结构的底部及侧壁形成晶核层，用于为后续沉积填充层提供沉积条件，其中，采用间歇式循环沉积的模式形成供长晶厚度的所述晶核层；及3)采用第二沉积反应气体在第二温度下于所述晶核层表面形成所述填充层，所述填充层为多晶结构，利用所述晶核层使得所述填充层沿所述沟槽结构的底部、侧壁及顶部的沉积长晶速率概呈相同，其中，所述晶核层和所述填充层填充所述沟槽结构。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，步骤2)中，所述晶核层的形成步骤包括：于反应腔室中交替进行通入所述第一沉积反应气体以及抽真空的操作，以于所述沟槽结构的底部及侧壁沉积形成所述晶核层，且所述间歇式循环沉积的单次循环包括一次所述第一沉积反应气体的通入和一次抽真空。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述单次循环中所述第一沉积反应气体的通入时间为1～20分钟，通入的流量为0.2～2升/分钟，所述单次循环中所述抽真空时间为1～20分钟。4.根据权利要求2所述半导体结构的制备方法，其特征在于，所述第一沉积反应气体与所述第二沉积反应气体为相同的气体。5.根据权利要求1所述的半导体结构的制备方法，其特征在于，步骤2)中，在所述第一沉积反应气体的间歇时段，采用第三沉积反应气体进行沉积，以加速所述晶核层的形成，且相同条件下所述第三沉积反应气体的沉积速率小于所述第一沉积反应气体的沉积速率。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述单次循环中所述第一沉积反应气体的通入时间为1～20分钟，通入的流量为0.2～2升/分钟；所述单次循环中所述第三沉积反应气体的通入时间为1～20分钟，通入的流量为0.2～2升/分钟。7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一温度小于所述第二温度，其中，所述第一温度为350～400摄氏度，所述第二温度为450～600摄氏度；沉积所述晶核层时的压力为80～120帕，沉积所述填充层时的压力为80～120帕，步骤2)中形成的所述晶核层的所述供长晶厚度为0.2～5纳米。8.根据权利要求1所述的半导体结构的制备方法，其特征在于，步骤2)中形成所述晶核层的过程与步骤3)中形成所述填充层的过程在同一反应室内完成。9.根据权利要求1所述的半导体结构的制备方法，其特征在于，步骤2)中，形成所述晶核层时还通入第一掺杂气体，所述第一掺杂气体与所述第一沉积反应气体共同形成所述晶核层，所述第一掺杂气体的掺杂物用于增加所述晶核层的导电性。10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一掺杂气体与所述第一沉积反应气体同时通入，所述第一掺杂气体的流量为0.05～1升/分钟，所述第一掺杂气体的组成包含由磷化氢、三氯化硼、砷化氢以及锗烷所构成的群组中的一种。11.根据权利要求1所述的半导体结构的制备方法，其特征在于，步骤3)中，形成所述填充层时还通...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34