具有GAAS作为牺牲层的Ge纳米线晶体管制造技术

一种装置，包括三维半导体主体，三维半导体主体包括沟道区和布置在沟道区的相对侧上的结区，三维半导体主体包括多个纳米线，纳米线包括布置在结区中由第二材料分离的相应的平面中的锗材料，其中第二材料的晶格常数类似于锗材料的晶格常数；以及布置在沟道区上的栅极叠层，栅极叠层包括布置在栅极电介质上的栅极电极。一种方法，包括：在衬底上的分离平面中形成多个纳米线，多个纳米线中的每个包括锗材料并通过牺牲材料与相邻纳米线分离；将栅极叠层布置在指定沟道区中的多个纳米线上，栅极叠层包括电介质材料和栅极电极。

Ge nanowire transistors with GAAS as a sacrificial layer

A device that includes a three-dimensional semiconductor main body includes a three-dimensional semiconductor junction region and the channel region disposed on opposite sides of the channel region, the body includes a plurality of three-dimensional semiconductor nanowires, including nanowires arranged in the junction region is composed of second separate materials in the corresponding planar germanium material, wherein crystal lattice constant similar to the material constants of second germanium materials; and the arrangement of the gate stack in the channel region of the gate stack includes a gate electrode disposed on the gate dielectric. A method includes: a plurality of nanowires formed on the substrate of the separating plane, each of the plurality of nanowires including germanium material and through sacrificial material separation and adjacent nanowires; the gate stack arrangement of a plurality of nanowires in the specified channel region, a gate stack includes a dielectric material and a gate electrode.

【技术实现步骤摘要】
【国外来华专利技术】具有GAAS作为牺牲层的Ge纳米线晶体管
包括非平面半导体器件的半导体器件，所述非平面半导体器件具有带有低带隙包覆层的沟道区。
技术介绍
过去几十年来，在集成电路中的特征的缩放是不断成长的半导体工业背后的驱动力。缩小到越来越小的特征使在半导体芯片的有限基板面上的功能单元的增大的密度成为可能。例如，缩小晶体管尺寸允许在芯片上结合增大数量的存储器设备，有助于具有增大的容量的产品的制造。然而，对越来越大的容量的驱动不是没有问题。优化每个器件的性能的必要性变得越来越明显。由于低有效质量连同减小的杂质散射，由III-V族化合物半导体材料系统形成的半导体器件提供在晶体管沟道中的异常高的载流子迁移率。III族和V族指在元素周期表的第13-15族(以前的III-V族)中的半导体材料的元素的位置。这样的器件提供高驱动电流性能，并看起来对于未来的低功率高速逻辑应用是有前途的。附图说明图1示出半导体衬底的一部分、例如晶片的一部分的顶侧透视图，晶片具有在其上形成的牺牲鳍状物和相邻于牺牲鳍状物的电介质材料。图2示出在移除牺牲鳍状物以在电介质材料中形成沟槽之后的图1的结构。图3示出在根据高宽比捕获(ART)方法本文档来自技高网...

【技术保护点】
一种装置，包括：三维半导体主体，其包括沟道区和布置在所述沟道区的相对侧上的结区，所述三维半导体主体包括：多个纳米线，其包括在所述结区中由第二材料分离的锗材料，其中所述第二材料的晶格常数类似于所述锗材料的晶格常数；以及栅极叠层，其布置在所述沟道区上，所述栅极叠层包括布置在所述栅极电介质上的栅极电极。

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：三维半导体主体，其包括沟道区和布置在所述沟道区的相对侧上的结区，所述三维半导体主体包括：多个纳米线，其包括在所述结区中由第二材料分离的锗材料，其中所述第二材料的晶格常数类似于所述锗材料的晶格常数；以及栅极叠层，其布置在所述沟道区上，所述栅极叠层包括布置在所述栅极电介质上的栅极电极。2.如权利要求1所述的装置，其中所述第二材料包括III族和V族化合物材料。3.如权利要求1所述的装置，其中所述第二材料包括砷化镓。4.如权利要求1所述的装置，其中所述栅极叠层围绕在所述沟道区中的所述多个纳米线中的每个纳米线。5.一种装置，包括：布置在衬底上的堆叠布置中的多个纳米线，每个纳米线包括锗材料；围绕所述多个纳米线中的每个纳米线的栅极叠层，所述栅极叠层包括栅极电介质和栅极电极；在所述栅极叠层的相对侧上的一对间隔体；被限制到所述间隔体内的区域并且在所述纳米线之间的多个III-V族材料结构；以及源极区和漏极区，所述源极区和所述漏极区中的每一个被限定在所述栅极叠层的相对侧上。6.如权利要求5所述的装置，其中所述多个纳米线和所述多个III-V族材料结构延伸到所述源极区和所述漏极区内，并且其中所述III-V族材料包括与所述锗材料的晶格常数类似的晶格常数。7.如权利要求5所述的装置，其中所述第二材料包括III族和V族化合物材料。8.如权利要求5所述的装置，其中所述牺牲材料包括砷化镓。9.一种方法，包括：在衬底上的分离平面中形成多个纳米线，所述多个...

【专利技术属性】
技术研发人员：W·拉赫马迪，M·V·梅茨，V·H·勒，J·T·卡瓦列罗斯，S·K·加德纳，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US