一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：以暴露位于第二阱区上方的第一伪栅极结构的部分的图案化的掩膜层为掩膜，对暴露的第一伪栅极材料层进行第一导电类型杂质的离子注入；去除第二伪栅极材料层和部分第一伪栅极材料层；去除第二伪栅极介电层以及部分第一伪栅极介电层，以形成分别位于I/O器件区和核心器件区的第一栅极沟槽和第二栅极沟槽，剩余的第一伪栅极介电层为台阶型；在第一栅极沟槽和第二栅极沟槽中形成金属栅极结构。本发明专利技术的方法，在FinFET器件的I/O器件区形成台阶型伪栅极介电层，增强了器件的击穿电压，提高器件的整体性能。

A semiconductor device and its manufacturing methods and electronic devices

The present invention provides a semiconductor device, a manufacturing method and an electronic device, which relates to the field of semiconductor technology. \u8be5\u65b9\u6cd5\u5305\u62ec\uff1a\u4ee5\u66b4\u9732\u4f4d\u4e8e\u7b2c\u4e8c\u9631\u533a\u4e0a\u65b9\u7684\u7b2c\u4e00\u4f2a\u6805\u6781\u7ed3\u6784\u7684\u90e8\u5206\u7684\u56fe\u6848\u5316\u7684\u63a9\u819c\u5c42\u4e3a\u63a9\u819c\uff0c\u5bf9\u66b4\u9732\u7684\u7b2c\u4e00\u4f2a\u6805\u6781\u6750\u6599\u5c42\u8fdb\u884c\u7b2c\u4e00\u5bfc\u7535\u7c7b\u578b\u6742\u8d28\u7684\u79bb\u5b50\u6ce8\u5165\uff1b\u53bb\u9664\u7b2c\u4e8c\u4f2a\u6805\u6781\u6750\u6599\u5c42\u548c\u90e8\u5206\u7b2c\u4e00\u4f2a\u6805\u6781\u6750\u6599\u5c42\uff1b\u53bb\u9664\u7b2c\u4e8c\u4f2a\u6805\u6781\u4ecb\u7535\u5c42\u4ee5\u53ca\u90e8\u5206\u7b2c\u4e00\u4f2a\u6805\u6781\u4ecb\u7535\u5c42\uff0c\u4ee5\u5f62\u6210\u5206\u522b\u4f4d\u4e8eI/O\u5668\u4ef6\u533a\u548c\u6838\u5fc3\u5668\u4ef6\u533a\u7684\u7b2c\u4e00\u6805\u6781\u6c9f\u69fd\u548c\u7b2c\u4e8c\u6805\u6781\u6c9f\u69fd\uff0c\u5269\u4f59\u7684\u7b2c\u4e00\u4f2a\u6805\u6781\u4ecb\u7535\u5c42\u4e3a\u53f0\u9636\u578b\uff1b\u5728\u7b2c\u4e00\u6805\u6781\u6c9f\u69fd\u548c\u7b2c\u4e8c\u6805\u6781\u6c9f\u69fd\u4e2d\u5f62\u6210\u91d1\u5c5e\u6805\u6781\u7ed3\u6784\u3002 The method of the invention forms step pseudo gate dielectric layer in the I/O device area of FinFET device, enhances the breakdown voltage of the device, and improves the overall performance of the device.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
随着半导体技术的不断发展，横向双扩散金属氧化物半导体场效应晶体管(LDMOS)器件由于其具有良好的短沟道特性而被广泛的应用于功率集成电路。LDMOS器件非常适合应用于RF(射频)基站和功率MOSFET(金属氧化物半导体场效应晶体管)转换。在RF技术的应用中，由于LDMOS具有高功率性能、高增益、优良的线性度(linearity)以及低制造成本，LDMOS器件主要应用在基站电路中。在功率MOSFET的应用中，例如在DC-CD转换器中，LDMOS器件具有优秀的转换性能，与其他的功率转换设备相比LDMOS器件能够降低转换损耗。因此，LDMOS技术为新一代基站放大器带来较高的功率峰均比、更高增益与线性度，同时为多媒体服务带来更高的数据传输率。由于LDMOS器件通常用于功率电路，例如RF技术和功率MOSFETs器件中，功率电路需要获得高压功率放大和较大的输出功率，因此LDMOS器件必须能承受较高的电压。随着LDMOS的广泛应用功率集成电路，对LDMOS的器件性能要求也越来越高，要求较高的LDMOS器件的击穿电压，还可能要求增加阈值漂移和良好的性能，总之，对具有更高的击穿电压的LDMOS器件的需求越来越迫切。现有的LDMOS器件很难满足具有较高击穿电压的要求。随着器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片结构场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片结构(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET的制作工艺中，LDMOS器件通常由平面器件转变成为鳍片结构结构器件，LDMOS平面工艺在转变为FinFET工艺之后，LDMOS器件的击穿电压将降低。对于LDMOS尤其是LDNMOS器件，栅氧击穿是限制器件总的击穿电压(BVDs)的重要因素之一。因此，在FinFET工艺中如何提高LDMOS器件的击穿电压，以进一步提高器件性能是急需解决的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术实施例一中提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括I/O器件区和核心器件区，在所述I/O器件区内的所述半导体衬底中形成具有第一导电类型的第一阱区，以及具有第二导电类型的第二阱区；在所述半导体衬底上形成分别位于所述I/O器件区和所述核心器件区内的第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构部分位于所述第一阱区上，部分位于所述第二阱区上；在所述第一鳍片结构和所述第二鳍片结构外侧的半导体衬底上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面；形成横跨部分所述第一鳍片结构的第一伪栅极结构以及横跨所述第二鳍片结构的第二伪栅极结构，其中，所述第一伪栅极结构包括自下而上层叠的第一伪栅极介电层和第一伪栅极材料层，所述第一伪栅极结构覆盖所述第一鳍片结构位于所述第二阱区上的第一边缘，并向外延伸到所述第一边缘外侧的部分所述隔离结构上，所述第二伪栅极结构包括自下而上层叠的第二伪栅极介电层和第二伪栅极材料层；在所述半导体衬底上形成暴露所述第一伪栅极结构和所述第二伪栅极结构顶面的层间介电层；在所述层间介电层、部分所述第一伪栅极结构和所述第二伪栅极结构上形成图案化的掩膜层，该图案化的掩膜层暴露位于所述第二阱区上方的所述第一伪栅极结构的部分；以所述掩膜层为掩膜，对暴露的所述第一伪栅极材料层进行第一导电类型杂质的离子注入；去除所述第二伪栅极材料层和部分所述第一伪栅极材料层，其中，所述第一伪栅极材料层位于所述第一阱区上的部分被完全去除，剩余位于所述第二阱区上的部分所述第一导电类型杂质掺杂的所述第一伪栅极材料层；以剩余的所述第一伪栅极材料层为掩膜，去除所述第二伪栅极介电层以及部分所述第一伪栅极介电层，以形成分别位于所述I/O器件区和核心器件区的第一栅极沟槽和第二栅极沟槽，其中，剩余的所述第一伪栅极介电层为台阶型；在所述第一栅极沟槽和第二栅极沟槽中形成金属栅极结构。进一步，在形成第一鳍片结构和所述第二鳍片结构之前，还包括在所述核心器件区内的所述半导体衬底内形成具有第一导电类型的第三阱区的步骤。进一步，所述第二鳍片结构形成于所述第三阱区上。进一步，所述第一伪栅极介电层的厚度大于所述第二伪栅极介电层的厚度。进一步，在形成所述第一鳍片结构和所述第二鳍片结构时，还包括：在所述半导体衬底上形成位于所述第二阱区上的第三鳍片结构的步骤，其中，所述第三鳍片结构与所述第一鳍片结构间隔设置。进一步，在形成所述第一伪栅极结构之后，形成所述层间介电层之前，还包括在位于所述第一阱区上方的部分所述第一鳍片结构中形成源极并在所述第三鳍片结构中形成漏极，其中所述源极和所述漏极具有第二导电类型。进一步，在形成所述源极和漏极之前还包括在所述第一伪栅极结构的侧壁上形成侧墙的步骤。进一步，形成所述金属栅极结构的步骤包括：在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上依次形成高K介电层和功函数层；在所述第一栅极沟槽和所述第二栅极沟槽中填充栅电极层。进一步，在形成所述高k介电层之前，还包括在所述第一栅极沟槽和所述第二栅极沟槽的底部形成界面层的步骤。进一步，在所述第一栅极沟槽中，剩余的所述第一伪栅极材料层为无定型硅。进一步，使用湿法刻蚀去除所述第二伪栅极材料层和部分所述第一伪栅极材料层。进一步，采用四甲基氢氧化铵溶液作为所述湿法刻蚀的腐蚀液。进一步，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为N型，所述第二导电类型为P型。进一步，所述第一导电类型杂质包括硼。本专利技术另一方面提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括I/O器件区，在所述I/O器件区内的所述半导体衬底中设置有具有第一导电类型的第一阱区，以及具有第二导电类型的第二阱区；在所述半导体衬底上形成有位于所述I/O器件区内的第一鳍片结构，其中，所述第一鳍片结构部分位于所述第一阱区上，部分位于所述第二阱区上；在所述第一鳍片结构外侧的半导体衬底上设置有隔离结构，所述隔离结构的顶面低于所述第一鳍片结构的顶面；横跨部分所述第一鳍片结构的伪栅极介电层，其中，所述伪栅极介电层位于部分所述第一阱区以及所述第二阱区上方的第一鳍片结构上，并覆盖所述第一鳍片结构位于所述第二阱区上的第一边缘，且向外延伸到所述第一边缘外侧的部分所述隔离结构上；在部分所述伪栅极介电层上设置有伪栅极材料层，所述伪栅极材料层中掺杂有第一导电类型杂质，所述伪栅极材料层位于部分所述第二阱区上，并覆盖所述第一鳍片结构位于所述第二阱区上的所述第一边缘，且向外延伸到所述第一边缘外侧的部分所述本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括I/O器件区和核心器件区，在所述I/O器件区内的所述半导体衬底中形成具有第一导电类型的第一阱区，以及具有第二导电类型的第二阱区；在所述半导体衬底上形成分别位于所述I/O器件区和所述核心器件区内的第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构部分位于所述第一阱区上，部分位于所述第二阱区上；在所述第一鳍片结构和所述第二鳍片结构外侧的半导体衬底上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面；形成横跨部分所述第一鳍片结构的第一伪栅极结构以及横跨所述第二鳍片结构的第二伪栅极结构，其中，所述第一伪栅极结构包括自下而上层叠的第一伪栅极介电层和第一伪栅极材料层，所述第一伪栅极结构覆盖所述第一鳍片结构位于所述第二阱区上的第一边缘，并向外延伸到所述第一边缘外侧的部分所述隔离结构上，所述第二伪栅极结构包括自下而上层叠的第二伪栅极介电层和第二伪栅极材料层；在所述半导体衬底上形成暴露所述第一伪栅极结构和所述第二伪栅极结构顶面的层间介电层；在所述层间介电层、部分所述第一伪栅极结构和所述第二伪栅极结构上形成图案化的掩膜层，该图案化的掩膜层暴露位于所述第二阱区上方的所述第一伪栅极结构的部分；以所述掩膜层为掩膜，对暴露的所述第一伪栅极材料层进行第一导电类型杂质的离子注入；去除所述第二伪栅极材料层和部分所述第一伪栅极材料层，其中，所述第一伪栅极材料层位于所述第一阱区上的部分被完全去除，剩余位于所述第二阱区上的部分所述第一导电类型杂质掺杂的所述第一伪栅极材料层；以剩余的所述第一伪栅极材料层为掩膜，去除所述第二伪栅极介电层以及部分所述第一伪栅极介电层，以形成分别位于所述I/O器件区和核心器件区的第一栅极沟槽和第二栅极沟槽，其中，剩余的所述第一伪栅极介电层为台阶型；在所述第一栅极沟槽和第二栅极沟槽中形成金属栅极结构。...

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括I/O器件区和核心器件区，在所述I/O器件区内的所述半导体衬底中形成具有第一导电类型的第一阱区，以及具有第二导电类型的第二阱区；在所述半导体衬底上形成分别位于所述I/O器件区和所述核心器件区内的第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构部分位于所述第一阱区上，部分位于所述第二阱区上；在所述第一鳍片结构和所述第二鳍片结构外侧的半导体衬底上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面；形成横跨部分所述第一鳍片结构的第一伪栅极结构以及横跨所述第二鳍片结构的第二伪栅极结构，其中，所述第一伪栅极结构包括自下而上层叠的第一伪栅极介电层和第一伪栅极材料层，所述第一伪栅极结构覆盖所述第一鳍片结构位于所述第二阱区上的第一边缘，并向外延伸到所述第一边缘外侧的部分所述隔离结构上，所述第二伪栅极结构包括自下而上层叠的第二伪栅极介电层和第二伪栅极材料层；在所述半导体衬底上形成暴露所述第一伪栅极结构和所述第二伪栅极结构顶面的层间介电层；在所述层间介电层、部分所述第一伪栅极结构和所述第二伪栅极结构上形成图案化的掩膜层，该图案化的掩膜层暴露位于所述第二阱区上方的所述第一伪栅极结构的部分；以所述掩膜层为掩膜，对暴露的所述第一伪栅极材料层进行第一导电类型杂质的离子注入；去除所述第二伪栅极材料层和部分所述第一伪栅极材料层，其中，所述第一伪栅极材料层位于所述第一阱区上的部分被完全去除，剩余位于所述第二阱区上的部分所述第一导电类型杂质掺杂的所述第一伪栅极材料层；以剩余的所述第一伪栅极材料层为掩膜，去除所述第二伪栅极介电层以及部分所述第一伪栅极介电层，以形成分别位于所述I/O器件区和核心器件区的第一栅极沟槽和第二栅极沟槽，其中，剩余的所述第一伪栅极介电层为台阶型；在所述第一栅极沟槽和第二栅极沟槽中形成金属栅极结构。2.如权利要求1所述的制造方法，其特征在于，在形成第一鳍片结构和所述第二鳍片结构之前，还包括在所述核心器件区内的所述半导体衬底内形成具有第一导电类型的第三阱区的步骤。3.如权利要求2所述的制造方法，其特征在于，所述第二鳍片结构形成于所述第三阱区上。4.如权利要求1所述的制造方法，其特征在于，所述第一伪栅极介电层的厚度大于所述第二伪栅极介电层的厚度。5.如权利要求1所述的制造方法，其特征在于，在形成所述第一鳍片结构和所述第二鳍片结构时，还包括：在所述半导体衬底上形成位于所述第二阱区上的第三鳍片结构的步骤，其中，所述第三鳍片结构与所述第一鳍片结构间隔设置。6.如权利要求5所述的制造方法，其特征在于，在形成所述第一伪栅极结构之后，形成所述层间介电层之前，还包括在位于所述第一阱区上方的部分所述第一鳍片结构中形成源极并在所述第三鳍片结构中形成漏极，其中所述源极和所述漏极具有第二导电类型。7.如权利要求6所述的制造方法，其特征在于，在形成所述源极和漏极之前还包括在所述第一伪栅极结构的侧壁上形成侧墙的步骤。8.如权利要求1所述的制造方法，其特征在于，形成所述金属栅极结构的步骤包括：在所述第一栅极沟槽和所述第二栅极沟槽的底部和侧壁上依次形成高K介电层和功函数层；在所述第一栅极沟槽和所述第二栅极沟槽中填充栅电极层。9.如权利要求8所述的制造方法，其特征在于，在形成所述高k介电层之前，还包括在所述第一栅极沟槽和所述第二栅极沟槽的底部形成界面层的步骤。10.如权利要求1所述的制造方法，其特征在于，在所述第一栅极沟槽中，剩余的所述第一伪栅极...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31