一种用于制造半导体结构的方法技术

本发明专利技术的一些实施例揭露一种用于制造半导体结构的方法。所述方法包含：提供上面具有多个裸片的半导体衬底；分注底胶材料及模塑料以填充在所述裸片之下与在所述裸片之间的空间；设置暂时载体在所述裸片上方；薄化所述半导体衬底的厚度；在所述经薄化半导体衬底上执行背侧金属化；移除所述暂时载体；以及附接板材在所述裸片上方。本发明专利技术的一些实施例也揭露一种相关的半导体结构。

【技术实现步骤摘要】
一种用于制造半导体结构的方法
本专利技术的一些实施例揭露一种用于制造半导体结构的方法。
技术介绍
在电子封装的领域中，在晶片上芯片(chip-on-wafer，CoW)组装之后需要成型过程及晶片薄化过程。一些因素，例如大小、芯片高度均匀性、芯片分布均匀性、硬度、刚性、热膨胀系数及模塑料与芯片的玻璃转移温度、晶片的翘曲及翘曲均匀性影响产品产率。已发现在回焊过程期间，严重的翘曲容易发生于成型封装件，于是造成CoW与衬底之间的非接触或分离。因此，如何克服上述缺点变得关键。
技术实现思路
本专利技术的一些实施例揭露一种用于制造半导体结构的方法，其包括：提供上面具有多个裸片的半导体衬底；分注底胶材料及模塑料以填充在所述裸片之下与在所述裸片之间的空间；设置暂时载体在所述裸片上方；薄化所述半导体衬底的厚度；在所述经薄化半导体衬底上执行背侧金属化；移除所述暂时载体；以及附接板材在所述裸片上方。附图说明本揭露的方面将在与随附图式一同阅读下列详细说明下被最佳理解。请注意，根据业界标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。图1到9是根据本揭露的示范性实施例在制造半导体结构中的中间阶段的剖面图。具体实施方式下列揭露提供许多用于实施所提供目标的不同特征的不同实施例、或实例。为了简化本揭露，于下描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征在第二特征上方或上可包含其中第一及第二特征形成为直接接触的实施例，以及也可包含其中额外特征可形成在第一与第二特征之间而使得第一及第二特征不可直接接触的实施例。此外，本揭露可在各种实例中重复参考编号及/或字母。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例及/或构形之间的关系。再者，空间相关词汇，例如“在…之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或处于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。尽管用以阐述本揭露宽广范围的数值范围和参数是近似值，但是是尽可能精确地报告在具体实例中所提出的数值。然而，任何数值固有地含有某些必然从相应测试测量中发现的标准偏差所导致的误差。而且，如本文中所使用，词汇“约”一般意指在距给定值或范围的10％、5％、1％、或0.5％内。替代地，词汇“约”意指在本
具有通常知识者所认知的平均值的可接受标准误差内。除操作/工作实例外，或除非有另行具体指明，否则在所有情况下，所有的数值范围、量、值、及百分比，例如本文中所揭露的用于材料数量、时间持续期间、温度、操作条件、量的比、及类似者的那些，应理解成以词汇“约”所修饰者。据此，除非有相反指示，否则本揭露及所附权利要求书中所提出的数值参数是可依所欲变化的近似值。最少，各数值参数应至少按照所报告的有效位数的数目且通过施加常规四舍五入技术而解释。本文中，范围可表示成从一个端点到另一个端点或在两个端点之间。除非有另行指明，否则本文揭露的所有范围包括端点。现将描述根据本揭露的用于形成半导体结构100的示范性方法。图1到8绘示在依序的制造步骤期间半导体结构100的截面。在一个实施例中，半导体衬底可以是硅插置件，其可形成三维集成电路(threedimensionalintegratedcircuit，3DIC)芯片封装件的部件。参考图1，用于形成半导体结构的过程从提供具有多个芯片或裸片110已在先前安装于其上的半导体衬底120开始(也称作CoW或晶片上芯片)。据此，在一些实施例中，裸片110可视为顶部裸片。衬底120可以是插置件，其可由任何合适的材料形成，例如硅、玻璃-硅、或用于半导体
的其它衬底材料，但不限于此。在一个实施例中，衬底120是硅插置件且所述插置件可以是硅晶片。在制造过程中的此时点，衬底120尚未变薄。在薄化之前，衬底120可具有大于约100微米的总厚度。然而，此不是本揭露的限制。在一些实施例中，衬底120可具有约25微米厚的总厚度。为简洁起见，请注意关于衬底120的细节可能被省略且未绘示在图1中。参考图1，衬底120包含以面对裸片110的顶部(前)侧或表面121为界的上部122。衬底120进一步包含以相对底部(背)侧或表面123为界的下部124。上部122靠近裸片110且下部124远离裸片110。衬底120的上部122可包含前侧金属化，所述前侧金属化包含本
已知的导电重布线层(redistributionlayer，RDL)互连结构130，且上部122可包含各种经配置的导电垫、引线、通路及沟槽的组合，所述导电垫、引线、通路及沟槽用于形成导电地连接图1所显示的裸片110的群的电路且也形成垂直通过上部122的导电路径。在一些实施例中，衬底120可包含耦合到RDL互连结构130的贯穿硅通路(throughsiliconvia，TSV)(为简洁起见，未显示在图1中)。如图1所显示，裸片110是通过形成在裸片110与衬底120之间的多个微凸块134导电地耦合到衬底120。微凸块134可以是任何合适的导电材料制，包含铜或铜-锡。在一个示范性实施例中，但不限于此，微凸块134可以是焊料凸块，具有与3DIC芯片封装件架构一致的约20微米的直径及约50微米或较小的节距间隔。微凸块134可通过任何合适的过程连到衬底120的上部122，例如但不限于焊料回焊。在一些实施例中，除了包含前侧RDL互连结构130之外，衬底120的上部122可进一步包含集成无源装置(integratedpassivedevice，IPD)。IPD可包含组件例如电阻、电容器、谐振器、滤波器、或通常见于射频(radiofrequency，RF)电路中的其它组件。在一些实施例中，但不限于此，在衬底120的上部122中的RDL互连结构130可通过在本
中通常用于形成互连件的后端过程(back-end-of-line，BEOL)程序形成，包含使用光刻(使用图案化光阻)、蚀刻及导电材料或金属沉积的组合及电镀操作的镶嵌或双镶嵌过程。在衬底120的上部122中的前侧RDL互连结构的形成先于安装裸片110在衬底上。继续参照图1，在制造过程中在衬底薄化之前的此时点，衬底120的下部124可以是固体单石材料片，尚未有任何金属化，例如内部导电结构或贯穿硅通路(TSV)形成。在图2中，半导体结构制造过程接着为底胶填充及包覆成型过程，其中底胶材料140及模塑料142被分注或注射以填充在裸片110之下且在相邻裸片之间的空隙空间(显示于图1中)。模塑料142接着被固化，例如通过施加热或紫外光(ultraviolet，UV)照射一段时间以硬化化合物。模塑料142可被稍稍地包覆成型而如所示般延伸在裸片110上面，以确保裸片110被完全囊封。模塑料142及底胶材料140保护并结构上支撑裸片110及微凸块134。可使用用于半导体制造的任何合适种类的商业上可购得环氧化物或聚合物系模塑料或囊封剂。在示范性实施例中，可使用本文档来自技高网...

【技术保护点】
一种用于制造半导体结构的方法，其包括：提供上面具有多个裸片的半导体衬底；分注底胶材料及模塑料以填充在所述裸片之下与在所述裸片之间的空间；设置暂时载体在所述裸片上方；薄化所述半导体衬底的厚度；在所述经薄化半导体衬底上执行背侧金属化；移除所述暂时载体；以及附接板材在所述裸片上方。

【技术特征摘要】
2016.06.30 US 62/357,100;2016.08.04 US 15/228,7461.一种用于制造半导体结构的方法，其包括：...

【专利技术属性】
技术研发人员：陈衿良，游济阳，何冠霖，梁裕民，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71