一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。包括：半导体衬底；埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；外延层，具有第二导电类型，设置于所述半导体衬底的表面上；第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。本发明专利技术的半导体器件，避免了具有相同导电类型的阱区和埋层之间的穿通问题的出现，降低了器件的漏电流，使得器件具有更高的性能。

A semiconductor device and its manufacturing methods and electronic devices

The present invention provides a semiconductor device, a manufacturing method and an electronic device, which relates to the field of semiconductor technology. Includes a semiconductor substrate; a buried layer having a first conductivity type, is arranged on the semiconductor substrate, and is close to the surface of the semiconductor substrate; an epitaxial layer of a second conductivity type, the surface is arranged on the semiconductor substrate; a first well region, having a second conductivity type, arranged in the epitaxial layer in the above, the corresponding buried layer; second well region has the first conductivity type is disposed on the epitaxial layer, the epitaxial layer near the surface, and the corresponding is positioned above the first well region. The semiconductor device of the invention avoids the perforating problem between the well area and the buried layer with the same conductivity type, and reduces the leakage current of the device, so that the device has higher performance.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和制造方法。
技术介绍
BCD(Bipolar-CMOS-DMOS)工艺是一种先进的单片集成工艺，这种工艺能够在同一芯片上制作双极管(Bipolar)、互补金属氧化物半导体(CMOS)和DMOS(扩散金属氧化物半导体)器件，陈伟BCD工艺。BCD工艺广泛应用于电源管理、显示驱动、汽车电子、工业控制等领域。图1示出了常规的BCD工艺制作获得的器件结构的剖视图，该器件包括：P型半导体衬底100，形成于半导体衬底中的N型埋层101，在所述半导体衬底的表面上形成P型外延层102，在所述外延层102中靠近所述外延层102的表面形成有N型阱区1031和N型阱区1032，N型阱区1031和N型阱区1032间隔设置，且均位于所述N型埋层101的上方，与所述N型埋层101间隔一定距离。对于0.18nm节点BCD外延工艺，N型阱区、N型埋层和P型半导体衬底之间的漏电流高达60mA，高的漏电流对于0.18nm节点BCD工艺的批量生产造成很严重的负面影响。通过分析发现，N型阱区和N型埋层之间的穿通是导致高漏电流的主要原因。通常，0.18nm节点BCD技术具有很强的隔离和低漏电的优异性能，然而实际上的性能却不能满足需求，因此有必要提出一种新的半导体器件的制造方法，以改善器件的性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本专利技术一方面提供一种半导体器件，包括：半导体衬底；埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；外延层，具有第二导电类型，设置于所述半导体衬底的表面上；第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。进一步，所述外延层的厚度范围为4μm至5μm。进一步，所述第一阱区具有比所述外延层更高的杂质离子掺杂浓度。进一步，还包括第三阱区，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方。进一步，在所述外延层中设置有具有第一导电类型的第四阱区和第五阱区，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，且所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。进一步，在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中还均分别设置有具有第一导电类型的第一掺杂区。进一步，在所述外延层中设置有多个隔离结构，相邻阱区通过隔离结构彼此相互绝缘。进一步，还包括形成于所述外延层中的若干具有第二导电类型的第二掺杂区，其分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。本专利技术另一方面提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底中形成具有第一导电类型的埋层，所述埋层靠近所述半导体衬底表面；在所述半导体衬底上形成具有第二导电类型的外延层；在所述外延层的底部、所述埋层的上方形成具有第二导电类型的第一阱区；在所述外延层中、靠近所述外延层的表面形成具有第二导电类型的第二阱区，其中，所述第二阱区对应位于所述第一阱区的上方。进一步，所述外延层的厚度范围为4μm至5μm。进一步，在形成所述第二阱区的步骤中，还包括形成第三阱区的步骤，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方。进一步，在形成所述第一阱区之前，还包括在所述外延层中形成具有第一导电类型的第四阱区和第五阱区的步骤，其中，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，其中，所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。进一步，在形成所述第二阱区之后，还包括形成若干个具有第一导电类型的第一掺杂区的步骤，其中，所述第一掺杂区分别设置在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中。进一步，在形成所述第四阱区和第五阱区之后，形成所述第一阱区之前，还包括在所述外延层中形成多个隔离结构的步骤。进一步，形成所述第二阱区之后，还包括形成位于所述外延层中的若干具有第二导电类型的第二掺杂区的步骤，所述第二掺杂区分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。进一步，使用离子注入的方法形成所述第一阱区，使所述第一阱区具有比所述外延层更高的杂质掺杂浓度。进一步，所述离子注入的能量范围为750～850kev，所述离子注入的剂量范围为45E2/cm2至55E2/cm2。进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。本专利技术再一方面提供一种电子装置，其包括前述的半导体器件。本专利技术的半导体器件，使用比现有技术厚度更厚的外延层，增加了埋层上方的与埋层具有相同导电类型的阱区和埋层之间的距离，且在埋层上方的外延层中增设与埋层具有相反的导电类型的阱区，该阱区的杂质掺杂浓度比外延层更大，进而避免具有相同导电类型的阱区和埋层之间的穿通问题的出现，降低了器件的漏电流，使得器件具有更高的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1常规的BCD工艺制作获得的器件结构的剖视图；图2示出了本专利技术一实施方式的一种半导体器件的结构的剖视图；图3示出了本专利技术一实施方式的一种半导体器件的制造方法的示意性流程图；图4示出了根据本专利技术一实施方式的电子装置的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底；埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；外延层，具有第二导电类型，设置于所述半导体衬底的表面上；第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；外延层，具有第二导电类型，设置于所述半导体衬底的表面上；第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。2.如权利要求1所述的半导体器件，其特征在于，所述外延层的厚度范围为4μm至5μm。3.如权利要求1所述的半导体器件，其特征在于，所述第一阱区具有比所述外延层更高的杂质离子掺杂浓度。4.如权利要求1所述的半导体器件，其特征在于，还包括第三阱区，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方。5.如权利要求4所述的半导体器件，其特征在于，在所述外延层中设置有具有第一导电类型的第四阱区和第五阱区，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，且所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。6.如权利要求5所述的半导体器件，其特征在于，在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中还均分别设置有具有第一导电类型的第一掺杂区。7.如权利要求5所述的半导体器件，其特征在于，在所述外延层中设置有多个隔离结构，相邻阱区通过隔离结构彼此相互绝缘。8.如权利要求7所述的半导体器件，其特征在于，还包括形成于所述外延层中的若干具有第二导电类型的第二掺杂区，其分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。9.如权利要求1至8任一项所述的半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。10.一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底中形成具有第一导电类型的埋层，所述埋层靠近所述半导体衬底表面；在所述半导体衬底上形成具有第二导电类型的外延层；在所述外延层的底部、所述埋层的上方形成具有第二导电类型的第一阱区；...

【专利技术属性】
技术研发人员：张书玉，张艳红，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31