多端口存储器、存储宏和半导体器件制造技术

本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。

Multi port memory, storage macros and semiconductor devices

The present disclosure relates to a multiport memory, a storage macro and a semiconductor device. A multi port memory address control circuit, memory array, data input output circuit and control circuit, and through the two ports of the first and second input signal and the clock signal. The address control circuit includes the first and second latch circuits, the selection circuit, the decoding circuit and the word line drive circuit. The first address signal input through a port is input to the first latch circuit, and the second address signal input through another port is input to the selection circuit. The selection circuit selects one of the first and second address signals, and the second latch circuit latches the selected address signal and outputs the selected address signal to the decoding circuit. The word line drive circuit is based on the output signal from the decoding circuit to drive the word line.

【技术实现步骤摘要】
多端口存储器、存储宏和半导体器件相关申请的交叉参考2016年6月8日提交的日本专利申请公开第2016-114270号的包括说明书、附图和摘要的公开结合于此作为参考。
本专利技术涉及多端口存储器、存储宏(memorymacro)和半导体器件，具体地，优选用于包括伪装(pseudoly)用作两个端口的一个端口、以看起来像接入两个端口地物理接入一个端口的多端口存储器，用于上述多端口存储器的存储宏以及其上加载有多端口存储器的半导体器件。
技术介绍
通过使用单端口SRAM(静态随机存取存储器)的存储宏来伪装实现2端口SRAM的功能的伪2端口SRAM主要被广泛用于图像处理领域。这种伪2端口SRAM是通过在一个循环中连续操作(首先，执行读取操作，然后执行写入操作)单端口SRAM两次来实现2端口SRAM的功能的类型。这种伪2端口SRAM使用单端口SRAM的存储单元(小于2端口SRAM的存储单元)作为其存储单元，因此在面积上是有效率的。另一方面，要求增加操作频率来以乘以2的速度操作伪2端口SRAM的内部电路。在美国未审查专利申请公开第2003/0081449和2009/0231937号中公开了用于伪2端口SRAM的具体电路。在美国未审查专利申请公开第2003/0081449号中公开的伪2端口SRAM中，一个端口处的读地址信号(355)和另一端口处的写地址信号(365)分别被取入两个地址寄存器(311和310)，并且读地址和写地址中的一个被地址多路复用器(315)选择并且被提供给行解码器(316)和列解码器(325)(参见美国未审查专利申请公开第2003/0081449号)。在美国未审查专利申请公开第2009/0231937号公开的伪2端口SRAM中，通过读端口和写端口输入的地址信号分别被取入读端口地址锁存器(101)和写端口地址锁存器(102)，并且一个地址信号被多路复用器(104)选择并且提供给预解码器(106)(参见美国未审查专利申请公开第2009/0231937号的图1)。
技术实现思路
作为本专利技术的专利技术人等人对美国未审查专利申请公开第2003/0081449和2009/0231937号的研究结果，发现存在以下需要解决的新问题。伪2端口SRAM包括单端口SRAM的存储垫(memorymat)、具有两个地址输入端口的地址控制电路、数据输入-输出电路以及控制电路。在存储垫中，单端口SRAM的存储单元被布置在沿行方向延伸的多条字线与沿列方向延伸的多条位线对(或多条位线)相交的部分处。地址控制电路对分别通过两个端口输入的两个系统的地址信号进行解码，并且驱动对应于所关注信号的字线。使得可以从数据输入-输出电路接入耦合至被选择且被驱动的字线的存储单元。数据输入-输出电路一次锁存通过两个端口输入的两个系统的地址信号，然后将地址信号顺次通过给地址解码器提供地址信号以在一个时钟循环中执行两次诸如读操作、写操作等的评估。图6是示出用于美国未审查专利申请公开第2003/0081449和2009/0231937号中描述的现有技术的伪2端口SRAM之间共有的、需要解决的问题的研究的地址控制电路的一个配置示例的电路图。图7是示出图6中的地址控制电路的操作的一个示例的定时图。地址控制电路10包括两个锁存电路1和2、选择电路3、解码电路4以及字线驱动电路5，两个系统的地址信号AA和AB通过两个端口(A端口和B端口)输入并且输出至包括所示字线WL_AA和WL_AB的字线。尽管通过多位配置地址信号AA和AB中的每一个，但在附图中仅示出了用于一位的电路。CPCTL、SEL和CPA是由控制电路生成的控制信号。与控制信号CPCTL同步，分别由锁存电路1和2锁存地址信号AA和AB。如图所示，选择电路3可以通过两个时钟反相器和一个反相器进行配置，并且基于控制信号SEL将地址信号AA和AB中的一个提供给解码电路4作为内部地址信号LTA。此外，省略示出说明的其他位的地址信号被输入至解码电路4，并且解码电路4对如此输入的地址信号进行解码并选择多条字线中的一条。所选字线是对应于地址信号的值且被字线驱动电路5驱动的字线。控制信号CPA是控制驱动字线的定时的控制信号。将参照图7描述地址控制电路10的操作。A端口对应于写端口，B端口对应于读端口，并且在执行B端口处的读操作之后执行A端口处的写操作。首先，外部时钟信号CLOCK在时间T0处上升。从而，地址锁存控制信号CPCTL被激活，并且地址信号AA和AB分别被锁存电路1和2锁存。然后，在时间T1处，字线控制信号CPA被激活。此时，由于选择控制信号SEL处于低电平，所以选择电路3选择B端口侧地址信号，并且B端口侧地址信号AB被输出作为内部地址信号LTA。与该操作相关联，与地址信号AB表示的地址相对应的字线被解码电路4选择，并且对应的字线WL_AB被字线驱动电路5驱动和激活。然后，在时间T2处，字线控制信号CPA被去激活，然后字线WL_AB被去激活。然后，在时间T3处，选择控制信号SEL转换为高电平。从而，选择电路3选择A端口侧地址信号。由于A端口侧地址信号AA被输出作为内部地址信号LTA，所以与地址信号AA表示的地址相对应的字线被解码电路4选择。然后，在时间T4处，字线控制信号CPA被激活，并且对应于地址信号AA的字线WL_AA被字线驱动电路5驱动和激活。然后，在时间T5处，字线控制信号CPA被去激活，并且字线WL_AA被去激活。然后，在时间T6处，地址锁存控制信号CPCTL被去激活，并且锁存电路1和2返回到通过状态(throughstate)。此外，选择控制信号SEL转换为低电平并返回到初始状态。作为前述操作的结果，终止伪2端口SRAM的一个循环操作。上述现有技术的电路的缺陷在于，选择控制信号SEL从低电平到高电平的转换的定时(时间T3)非常严格。首先，要求满足从字线控制信号CPA的高电平到低电平的第一次转换(时间T2)的保持时间。当不满足保持时间时，基于A端口侧地址信号AA选择的字线被错误地激活，并且发生字线的第一次激活的故障。然后，要求满足从字线控制信号CPA的低电平到高电平的第二次转换(时间T4)的设置时间。当不满足设置时间时，基于B端口侧地址信号AB选择的字线被错误地激活，并且发生字线的第二次激活的故障。如上所述，在现有技术中，要求设置选择控制信号SEL的切换定时，以相对于字线控制信号CPA满足设置时间和保持时间二者的定时约束。这妨碍了伪2端口SRAM的操作频率的提高促进。在包括以这种方式伪装地操作为多个端口的单存储端口的多端口存储器中，要求放松对作为多个伪端口的单个存储器端口的操作的定时约束，从而提高伪2端口SRAM的操作频率。以下，尽管将描述用于解决上述问题的措施，但是将被解决的其他问题和本专利技术的新颖特征将根据本说明书和附图的描述而变得明显。在考虑上述环境的情况下做出本专利技术，并且目的在于提供多端口存储器、用于多端口存储器的存储孔以及其上加载多端口存储器的半导体器件。根据本专利技术的一个实施例，提供了一种多端口存储器，其包括地址控制电路、存储阵列、数据输入-输出电路以及控制电路，其中分别通过两个端口输入第一和第二地址信号以及时钟信号以使数据的输入或输出成为可能。如下配置多端口存储器。地址控制电路包括第一和第二锁本文档来自技高网...

【技术保护点】
一种多端口存储器，包括：地址控制电路；存储阵列；数据输入‑输出电路；以及控制电路，第一地址信号和第二地址信号以及时钟信号被输入以使得数据的输入和/或输出成为可能，其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，并且其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入‑输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出。

【技术特征摘要】
2016.06.08 JP 2016-1142701.一种多端口存储器，包括：地址控制电路；存储阵列；数据输入-输出电路；以及控制电路，第一地址信号和第二地址信号以及时钟信号被输入以使得数据的输入和/或输出成为可能，其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，并且其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入-输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出。2.根据权利要求1所述的多端口存储器，其中所述控制电路根据所述时钟信号，生成适于在所述时钟信号的每个周期激活所述字线两次的字线控制信号，其中所述字线驱动电路在基于所述字线控制信号的定时处驱动所选字线，并且其中所述第二锁存电路在基于所述字线控制信号的定时处锁存来自所述选择电路的输出信号。3.根据权利要求2所述的多端口存储器，其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及逻辑电路，其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，其中所述复位-设置锁存电路生成第一脉冲信号，所述第一脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且其中所述逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。4.根据权利要求2所述的多端口存储器，其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及第一逻辑电路和第二逻辑电路，其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，其中所述复位-设置锁存电路生成第三脉冲信号，所述第三脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，其中所述第一逻辑电路根据所述单触发脉冲信号和所述第三脉冲信号生成第一脉冲信号，其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且其中所述第二逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。5.根据权利要求1所述的多端口存储器，其中所述地址控制信号电路被设置为第一地址控制电路，所述解码电路被设置为第一解码电路，所述字线驱动电路被设置为第一字线驱动电路，所述时钟信号被设置为第一时钟信号，所述字线被设置为第一字线，并且除多条所述第一字线之外，所述存储阵列进一步包括多条第二字线，其中所述多端口存储器还包括第二地址控制电路，并且第二时钟信号和第三地址信号被进一步输入至所述多端口存储器，并且其中所述第二地址控制电路包括：第三锁存电路，与所述第二时钟信号同步地锁存所述第三地址信号；第二解码电路，解码已经被所述第三锁存电路锁存的所述第三地址信号；以及第二字线驱动电路，基于来自所述第二解码电路的输出信号选择并驱动所述存储阵列包括的所述第二字线中的一条。6.一种存储宏，包括：多个第一地址端子，第一地址信号被输入至所述多个第一地址端子；多个第二地址端子，第二地址信号被输入至所述多个第二地址端子；以及时钟端子，时钟信号被输入至所述时钟端子，所述存储宏包括：地址控制电路；存储阵列；数据输入-输出电路；以及控制电路，所述第一地址信号和所述第二地址信号以及所述时钟信号被输入以使数据的输入和/或输出成为可能，其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，并且其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入-输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出。7.根据权利要求6所述的存储宏，其中所述控制电路根据所述时钟信号生成适于在所述时钟信号的每个周期激活所述字线两次的字线控制信号，其中所述字线驱动电路在基于所述字线控制信号的定时处驱动所选字线，并且其中所述第二锁存电路在基于所述字线控制信号的定时处锁存来自所述选择电路的输出信号。8.根据权利要求7所述的存储宏，其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及逻辑电路，其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，其中所述复位-设置锁存电路生成第一脉冲信号，所述第一脉冲信号利用所述单触发脉冲信号进...

【专利技术属性】
技术研发人员：石井雄一郎，薮内诚，森本薰夫，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP