具有低功率轨对轨输入共模范围的低功率且高速感测放大器锁存器制造技术
Low power and high speed sensing amplifier latch with low power rail to rail input common mode range
An apparatus is described, the apparatus includes an input sensor, the input sensor for sensing signal with respect to the other input signal; the decision circuit, the decision circuit coupled to the input sensing level, for determining the input signal is high or low logic logic and power management; circuit coupled to the input sensing stage and the decision circuit, the power management circuit is operable to monitor the decision according to the state monitoring circuit and disables the input sensing level. An apparatus is described, the device comprises a decision circuit, the decision circuit and the input sensor integration, wherein the decision circuit can be used in operation during the phase of the clock signal to the internal node decision circuit pre charging; and a latch circuit, a latch circuit for lock the output decision circuit.
【技术实现步骤摘要】
【国外来华专利技术】具有低功率轨对轨输入共模范围的低功率且高速感测放大器锁存器优先权声明本申请要求于2015年4月16日提交的名称为“LOWPOWERANDHIGHSPEEDSENSEAMPLIFIERLATCHWITHLOWPOWERRAIL-TO-RAILINPUTCOMMONMODERANGE(具有低功率轨对轨输入共模范围的低功率且高速感测放大器锁存器)”的美国专利申请序列号14/688,990的优先权，并且所述美国专利申请通过引用以其全文结合在此。技术背景感测放大器锁存器(SAL)用于接收输入数据。传统SAL的一个示例是强力锁存器(StrongArmLatch)。然而，传统的SAL在低工作电源电压下的性能较差。例如，当工作电源电压低于1V时，传统的SAL无法相对于固定电压参考感测输入信号(即传统的SAL不具有轨对轨输入共模范围)。传统的SAL在较低的工作电压下还表现出高的时钟到输出(Tco)延迟，这使得传统的SAL不兼容用于低电压和高速输入输出(I/O)链路。附图说明从下面所给出的详细描述并从本披露的各实施例的附图将更加全面地理解本披露的实施例，然而这不应该被用来将本披露限制为...
【技术保护点】
一种装置，包括：输入感测级，所述输入感测级用于相对于另一信号感测输入信号；决策电路，所述决策电路耦合到所述输入感测级，用于判定所述输入信号是逻辑低还是逻辑高；以及功率管理电路，所述功率管理电路耦合到所述输入感测级和所述决策电路，所述功率管理电路可操作用于监测所述决策电路的状态并且根据所监测状态禁用所述输入感测级。
【技术特征摘要】
【国外来华专利技术】2015.04.16 US 14/688,9901.一种装置，包括：输入感测级，所述输入感测级用于相对于另一信号感测输入信号；决策电路，所述决策电路耦合到所述输入感测级，用于判定所述输入信号是逻辑低还是逻辑高；以及功率管理电路，所述功率管理电路耦合到所述输入感测级和所述决策电路，所述功率管理电路可操作用于监测所述决策电路的状态并且根据所监测状态禁用所述输入感测级。2.如权利要求1所述的装置，包括锁存电路，所述锁存电路用于锁存所述决策电路的输出。3.如权利要求2所述的装置，其中，所述锁存电路包括交叉耦合的NAND或NOR逻辑门。4.如权利要求1所述的装置，其中，所述输入感测级包括用于根据所述功率管理电路的输出禁用电流流过所述输入感测级的门控设备。5.如权利要求1所述的装置，其中，所述输入感测级可操作用于在时钟信号的相位期间感测所述输入信号。6.如权利要求5所述的装置，其中，所述决策电路可操作用于在所述时钟信号的相位期间对所述决策电路的内部节点进行预充电。7.如权利要求1所述的装置，其中，所述决策电路可操作用于生成全摆幅输出信号。8.如权利要求1所述的装置，其中，所述另一信号是参考信号。9.如权利要求1所述的装置，其中，所述另一信号是所述输入信号的互补信号。10.一种装置，包括：决策电路，所述决策电路与输入感测级集成，其中，所述决策电路可操作用于判定输入信号是逻辑低还是逻辑高，并且其中，所述决策电路可操作用于在时钟信号的相位期间对所述决策电路的内部节点进行预充电；以及锁存电路，所述锁存电路用于锁存所述决策电路的输出。11.如权利要求10所述的装置，其中，所述决策电路可操作用于将所述输入信号与另一信号进行比较。12.如权利要求11所述的装置，其中，所述另一信号是参考信号。13.如权利要求11所述的装置，其中，所述另一信号是所述输入信号的互...
【专利技术属性】
技术研发人员：P·V·杜杜鲁瓦，C·P·班地，L·K·泰，T·H·坦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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