用于操作DDR可兼容异步存储器模块的系统和方法技术方案

提供了一种用于操作DDR可兼容异步存储器模块的系统和方法。所述方法包括：在主机存储器控制器和存储器模块之间提供DDR接口；在主机存储器控制器和存储器模块之间提供消息接口。存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为非易失性存储器的DRAM高速缓存。存储器模块的非易失性存储器中存储的数据可由存储器模块的非易失性存储器控制器异步地访问，并且DRAM高速缓存中存储的数据可由主机存储器控制器直接并同步地访问。

Systems and methods used to operate DDR compatible asynchronous memory modules

A system and method for operating a DDR compatible asynchronous memory module is provided. The method includes: providing DDR interface between host memory controller and memory module; providing message interface between host memory controller and memory module. The memory module includes non-volatile memory and DRAM, in which DRAM is configured as a DRAM cache of nonvolatile memory. The data stored in the nonvolatile memory of the memory module can be asynchronously accessed by the nonvolatile memory controller of the memory module, and the data stored in the DRAM cache can be accessed directly and synchronously by the host memory controller.

【技术实现步骤摘要】
用于操作DDR可兼容异步存储器模块的系统和方法本申请要求于2016年6月8日提交的62/347,569号美国临时专利申请、于2016年7月29日提交的62/368,806号美国临时专利申请、于2016年8月5日提交的62/371,588号美国临时专利申请以及于2016年10月4日提交的15/285,423号美国专利申请的权益和优先权，这些申请的公开通过全部引用合并于此。
本公开总体涉及存储器系统，更具体地，涉及用于操作双数据速率(DDR)可兼容异步存储器模块的系统和方法。
技术介绍
非易失性双列直插存储器模块(NVDIMM)可包括各种介质类型或包括非易失性存储器(例如，NAND闪存)和传统动态随机存取存储器(DRAM)的介质类型的混合。NVDIMM可插入DIMN插槽并可显现为主机存储器控制器的标准DDR4同步DRAM(SDRAM)存储器模块。NVDIMM接口是允许主机和存储器模块通过DDR4存储器通道进行异步通信的DDR4扩展存储器接口。NVDIMM可与另一标准DDR4DIMM共享DDR4存储器通道。针对包括一个或更多个高容量非易失性存储器的存储器映射的NVDIMM优化NVDIMM接口。NVDIMM可以是具有用作可寻址存储器而不是用作存储装置的非易失性容量的存储器通道装置。当前的工作强调在现有的基于DDR4的存储器系统上提供NVDIMM的向后兼容性。
技术实现思路
根据一个实施例，一种方法包括：在主机存储器控制器和存储器模块之间提供DDR接口，其中，存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为非易失性存储器的DRAM高速缓存；在主机存储器控制器和存储器模块之间提供消息接口。存储器模块的非易失性存储器和DRAM两者都被连接到数据缓冲器和寄存时钟驱动器(RCD)，其中，RCD包括控制和地址(CA)缓冲器。数据缓冲器被配置为经由DDR接口的数据(DQ)总线和消息接口提供由主机存储器控制器请求的数据或存储器模块的状态。RCD被配置为基于经由DDR接口的CA总线接收的命令和地址来产生针对数据缓冲器的命令序列。存储在存储器模块的非易失性存储器中的数据可由存储器模块的非易失性存储器控制器异步访问。存储在DRAM高速缓存中的数据可由主机存储器控制器直接并同步地访问。根据另一个实施例，一种存储器模块包括：非易失性存储器；非易失性存储器控制器，被配置为向非易失性存储器提供数据接口以及控制和地址(CA)接口；DRAM，被配置为非易失性存储器的DRAM高速缓存；数据缓冲器；寄存时钟驱动器(RCD)，包括控制和地址(CA)缓冲器；以及到主机存储器控制器的DDR接口和消息接口。非易失性存储器和DRAM两者都被连接到数据缓冲器和寄存时钟驱动器(RCD)。数据缓冲器被配置为经由DDR接口的数据(DQ)总线和消息接口提供由主机存储器控制器请求的数据或存储器模块的状态。RCD被配置为基于经由DDR接口的CA总线接收的命令和地址来产生针对数据缓冲器的命令序列。存储在存储器模块的非易失性存储器中的数据可由非易失性存储器控制器异步地访问。存储在DRAM高速缓存中的数据可由主机存储器控制器直接并同步地访问。根据另一个实施例，一种存储器系统包括：主机存储器控制器；存储器模块；DDR接口，被建立在主机存储器控制器和存储器模块之间，其中，DDR接口包括数据总线以及控制和地址(CA)总线；消息接口，被建立在主机存储器控制器和存储器模块之间。存储器模块包括：非易失性存储器；非易失性存储器控制器，被配置为向非易失性存储器提供数据接口以及控制和地址(CA)接口；DRAM，被配置为非易失性存储器的DRAM高速缓存；数据缓冲器；寄存时钟驱动器(RCD)，包括控制和地址(CA)缓冲器。非易失性存储器和DRAM两者都被连接到数据缓冲器和寄存时钟驱动器(RCD)。数据缓冲器被配置为经由DDR接口的数据(DQ)总线和消息接口提供由主机存储器控制器请求的数据或存储器模块的状态。RCD被配置为基于经由DDR接口的CA总线接收的命令和地址来产生针对数据缓冲器的命令序列。存储在存储器模块的非易失性存储器中的数据可由非易失性存储器控制器异步访问。存储在DRAM高速缓存中的数据可由主机存储器控制器直接并同步地访问。现在将参照附图进行更具体的描述并在权利要求中指出包括实现的各种新颖的细节和事件的组合的以上和其他优选特征。将被理解的是，这里描述的特定的系统和方法仅通过说明的方式示出，而不是作为限制。本领域的技术人员将理解的是，在不脱离本公开的范围的情况下，可在多种多样的实施例中采用这里描述的原理和特征。附图说明作为本说明书的一部分被包括的附图示出了当前优选的实施例，并与上面给出的总体描述和下面将给出的优选实施例的详细描述一起用于解释和教导本文描述的原理。图1A示出根据一个实施例的被配置为在直接模式下进行操作的示例NVDIMM；图1B示出根据一个实施例的被配置为在高速缓存模式下进行操作的示例NVDIMM；图2A示出根据一个实施例的包括后侧DRAM高速缓存的NVDIMM的示例；图2B示出根据一个实施例的包括前侧DRAM高速缓存的NVDIMM的示例；图3A是示出根据一个实施例的示例快速高速缓存读取命令的定义的表；图3B是示出根据一个实施例的示例快速高速缓存读取命令的时序图；图4A是示出根据一个实施例的示例内部操作命令的定义的表；图4B是示出根据一个实施例的示例内部操作命令的时序图；图5A是示出根据一个实施例的示例刷新命令的定义的表；图5B是示出根据一个实施例的示例刷新命令的时序图；图6A是示出根据一个实施例的示例事务突发(TB)命令的定义的表；图6B是示出根据一个实施例的示例事务突发(TB)命令的时序图；图7A是示出根据一个实施例的示例读取状态(RS)命令的定义的表；图7B是示出根据一个实施例的示例读取状态(RS)命令的时序图；图8是根据一个实施例的用于提供存储器模块中存储的数据的示例流程图。附图不必按照比例绘制，并且为了说明的目的，贯穿附图，相同的结构或功能的元件通常由相同的标号表示。附图仅旨在便于描述本文所描述的各种实施例。附图不描述本文公开的教导的每个方面，并不对权利要求的范围进行限制。具体实施方式本文公开的特征和教导中的每一个都可单独地或与其他特征和教导结合地利用以提供用于操作双数据速率(DDR)可兼容异步存储器模块的系统和方法。利用这些附加特征和教导的中的大多数特征和教导的代表性示例(单独地利用和与组合地利用两者)将参照附图进行更详细的描述。所述详细的描述仅意图教导本领域技术人员用于实施本教导的一些方面的进一步的细节，而不意图限制权力要求的范围。因此，上面在详细的描述中公开的特征的组合在最广义上看对于实施本教导可能不是必要的，而是仅仅被教导以具体描述本教导的代表性示例。在以下的描述中，仅为了解释的目的，阐述了具体的术语以提供对本公开的彻底理解。然而，这些具体的细节不需要实施本公开的教导对本领域的技术人员是显而易见的。本文的详细描述的一些部分是根据对在计算机存储器的数据位进行操作的算法和符号表示来呈现的。这些算法描述和表示被数据处理领域的技术人员使用以有效地将他们的工作的实质传达给该领域的其他技术人员。这里的算法通常被构思为导致期望结果的自相一致的顺序的步本文档来自技高网...

【技术保护点】
一种用于操作DDR可兼容异步存储器模块的方法，所述方法包括：在主机存储器控制器和存储器模块之间提供DDR接口，其中，存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为所述非易失性存储器的DRAM高速缓存；在主机存储器控制器和存储器模块之间提供消息接口；其中，存储器模块的非易失性存储器和DRAM两者都被连接到数据缓冲器和寄存时钟驱动器，其中，寄存时钟驱动器包括控制和地址缓冲器，数据缓冲器被配置为经由DDR接口的数据总线和消息接口提供由主机存储器控制器请求的数据或存储器模块的状态，并且寄存时钟驱动器被配置为基于经由DDR接口的控制和命令总线接收的命令和地址来产生针对数据缓冲器的命令序列，其中，存储器模块的非易失性存储器中存储的数据能够由存储器模块的非易失性存储器控制器异步地访问，其中，DRAM高速缓存中存储的数据能够由存储器主机存储器控制器直接并同步地访问。

【技术特征摘要】
2016.06.08 US 62/347,569;2016.07.29 US 62/368,806;1.一种用于操作DDR可兼容异步存储器模块的方法，所述方法包括：在主机存储器控制器和存储器模块之间提供DDR接口，其中，存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为所述非易失性存储器的DRAM高速缓存；在主机存储器控制器和存储器模块之间提供消息接口；其中，存储器模块的非易失性存储器和DRAM两者都被连接到数据缓冲器和寄存时钟驱动器，其中，寄存时钟驱动器包括控制和地址缓冲器，数据缓冲器被配置为经由DDR接口的数据总线和消息接口提供由主机存储器控制器请求的数据或存储器模块的状态，并且寄存时钟驱动器被配置为基于经由DDR接口的控制和命令总线接收的命令和地址来产生针对数据缓冲器的命令序列，其中，存储器模块的非易失性存储器中存储的数据能够由存储器模块的非易失性存储器控制器异步地访问，其中，DRAM高速缓存中存储的数据能够由存储器主机存储器控制器直接并同步地访问。2.如权利要求1所述的方法，还包括：从主机存储器控制器接收对于读取存储器模块中存储的数据的快速高速缓存读取请求；确定由所述快速高速缓存读取请求所请求的数据是被存储在DRAM高速缓存中还是被存储在非易失性存储器中；当所述数据被存储在DRAM高速缓存中时，在数据总线上同步地提供数据；当所述数据被存储在非易失性存储器中时，在数据总线上异步地提供数据。3.如权利要求2所述的方法，其中，所述快速高速缓存读取请求包括扩展命令和DRAM读取命令。4.如权利要求3所述的方法，其中，所述扩展命令包括与存储器模块中存储的数据有关的读取ID。5.如权利要求2所述的方法，还包括：通过消息接口检查消息信号中包括的标签；通过将所述标签与扩展地址进行比较来确定所述快速高速缓存读取请求是高速缓存命中还是高速缓存未命中。6.如权利要求2所述的方法，还包括：在消息接口上发送读取准备就绪信号以指示主机存储器控制器发出对于从非易失性存储器读取数据的第二读取请求；响应于所述第二读取请求而在数据总线上提供所述数据。7.如权利要求1所述的方法，还包括：经由消息接口提供读取准备就绪信号以指示主机存储器控制器读取存储器模块的状态；从主机存储器控制器接收读取请求；在DDR接口上提供存储器模块的状态并提供包括标签的消息信号，其中，所述消息信号中包括的标签指示在DDR接口的数据总线上的数据是存储器模块的状态。8.如权利要求7所述的方法，其中，存储器模块的状态包括内部操作时间，所述方法还包括：从主机存储器控制器接收内部操作命令，其中，所述内部操作命令包括被批准的内部操作时间。9.如权利要求8所述的方法，其中，所述内部操作时间与所述被批准的内部操作时间不同。10.如权利要求8所述的方法，其中，主机存储器控制器在所述被批准的内部操作时间期间不访问存储器模块中存储的数据。11.如权利要求7所述的方法，还包括：从主机存储器控制器接收包括刷新ID的刷新命令；基于所述刷新ID将DRAM中存储的数据刷新到非易失性存储器，其中，所述状态指示所述刷新命令是否基于所述刷新ID被成功地完成。12.如权利要求7所述的方法，还包括：在DDR接口和包括标签的消息接口上提供存储器模块中存储的一个或更多个数据和存储器模块的状态，其中，通过消息接口包括在消息信号中的所述标签指示加载在DDR接口的数据总线上的数据是由主机...

【专利技术属性】
技术研发人员：林璇渶，张牧天，牛迪民，郑宏忠，金寅东，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR