存储器宏和半导体集成电路器件制造技术

本发明专利技术涉及存储器宏和半导体集成电路器件。提供了一种存储器宏，该存储器宏允许检测用于输入的地址信号的获取电路中的故障。存储器宏包括地址输入端子、时钟输入端子、存储器阵列和控制单元。控制单元包括暂时存储器电路，该暂时存储器电路与从时钟输入端子输入的输入时钟信号同步地获取输入到地址输入端子的输入地址信号，并且输出输入地址信号作为内部地址信号。存储器宏还包括内部地址输出端子，所述部地址输出端子输出用于与输入地址信号进行比较的内部地址信号。

Memory macro and semiconductor integrated circuit devices

The invention relates to a memory macro and a semiconductor integrated circuit device. A memory macro is provided, which allows detection of faults in the acquisition circuit of the address signals used for input. The memory macro includes an address input terminal, a clock input terminal, a memory array, and a control unit. The control unit comprises a temporary memory circuit. The temporary memory circuit synchronously obtains the input address signal input to the address input terminal and input the address signal as the internal address signal synchronously with the input clock signal input from the clock input terminal. The memory macro also includes an internal address output terminal, which is output for an internal address signal that is used to compare with the input address signal.

【技术实现步骤摘要】
存储器宏和半导体集成电路器件相关申请的交叉引用包括说明书、附图和摘要于2016年6月6日提交的日本专利申请No.2006-112442的公开内容通过引用整体并入本文。
本专利技术涉及一种存储器宏和使用存储器宏的半导体集成电路器件(LSI：大规模集成电路)，并且具体地说，涉及一种有利地用于地址选择电路的故障检测的存储器宏和半导体集成电路器件。
技术介绍
在关于汽车电气和电子组件的功能安全的国际标准(例如，ISO26262)中，除了对数据侧的故障检测之外，已经开始要求对诸如SRAM(静态随机存取存储器)等的存储器进行地址选择操作中的故障检测。虽然通过使用错误检测(ECC：纠错码)已经能够远程实时故障检测，但是当地址选择发生故障时，难以检测到故障。在日本未审查专利申请公开No.2007-257791中，公开了一种具有冗余功能的半导体存储器件，该冗余功能通过改变ECC存储器的构造由ECC存储器来提供。在存储器中存在缺陷位的地址预先被检测到，该数据被存储为缺陷地址信息，并且当实际访问存储器时，通过将输入的地址信号与所存储的缺陷地址信息进行比较并且替换缺陷地址的相关冗余位的缺陷位而采用了解决措施本文档来自技高网...

【技术保护点】
一种存储器宏，所述存储器宏包括：地址输入端子；时钟输入端子；数据输入输出端子；存储器阵列，所述存储器阵列包括通过字线选择的多个存储器单元；字线驱动电路；数据输入输出单元，所述数据输入输出单元将所述存储器阵列中的数据输出到所述数据输入输出端子；以及控制单元，其中，所述控制单元包括暂时存储器电路和地址解码器，所述暂时存储器电路与从所述时钟输入端子输入的输入时钟信号同步地获取输入到所述地址输入端子中的输入地址信号，并且将所获取的所述输入地址信号输出作为内部地址信号，所述地址解码器基于所述内部地址信号输出地址解码信号，其中，所述字线驱动电路基于所述地址解码信号，来选择并且驱动与所述存储器阵列的相关所述...

【技术特征摘要】
2016.06.06 JP 2016-1124421.一种存储器宏，所述存储器宏包括：地址输入端子；时钟输入端子；数据输入输出端子；存储器阵列，所述存储器阵列包括通过字线选择的多个存储器单元；字线驱动电路；数据输入输出单元，所述数据输入输出单元将所述存储器阵列中的数据输出到所述数据输入输出端子；以及控制单元，其中，所述控制单元包括暂时存储器电路和地址解码器，所述暂时存储器电路与从所述时钟输入端子输入的输入时钟信号同步地获取输入到所述地址输入端子中的输入地址信号，并且将所获取的所述输入地址信号输出作为内部地址信号，所述地址解码器基于所述内部地址信号输出地址解码信号，其中，所述字线驱动电路基于所述地址解码信号，来选择并且驱动与所述存储器阵列的相关所述存储器单元对应的字线，其中，所述数据输入输出单元将已经通过所述字线选择的所述存储器阵列的相关所述存储器单元中的所述数据输出到所述数据输入输出端子，以及其中，所述存储器宏还包括输出所述内部地址信号的内部地址输出端子。2.根据权利要求1所述的存储器宏，其中，所述暂时存储器电路包括锁存电路，当所述输入时钟信号处于第一逻辑电平时，所述锁存电路获取所述输入地址信号，并且当所述输入时钟信号处于与所述第一逻辑电平不同的第二逻辑电平时，所述锁存电路不考虑所述输入地址信号的值而保持已经获取的值作为所述内部地址信号，以及其中，将所述内部地址信号输入到所述地址解码器中。3.根据权利要求1所述的存储器宏，其中，所述暂时存储器电路包括：第一锁存电路，当所述输入时钟信号处于第一逻辑电平时，所述第一锁存电路获取所述输入地址信号，并且当所述输入时钟信号处于与所述第一逻辑电平不同的第二逻辑电平时，所述第一锁存电路不考虑所述输入地址信号的值而保持已经获取的值作为第一内部地址信号，以及第二锁存电路，当所述输入时钟信号处于所述第二逻辑电平时，所述第二锁存电路获取所述第一内部地址信号，并且当所述输入时钟信号处于所述第一逻辑电平时，所述第二锁存电路保持已经获取的值作为所述内部地址信号，以及其中，将所述第一内部地址信号输入到所述地址解码器中。4.根据权利要求3所述的存储器宏，所述存储器宏还包括：控制信号端子，将访问控制信号输入到所述控制信号端子中；以及访问控制电路，其中，所述暂时存储器电路包括：第三锁存电路，当所述输入时钟信号处于所述第一逻辑电平时，所述第三锁存电路获取所述访问控制信号，并且当所述输入时钟信号处于所述第二逻辑电平时，所述第三锁存电路不考虑所述访问控制电路的值而保持已经获取的值作为第一访问控制信号，以及第四锁存电路，当所述输入时钟信号处于第二逻辑电平时，所述第四锁存电路获取所述第一访问控制信号，并且当所述输入时钟信号处于所述第一逻辑电平时，所述第四锁存电路保持已经获取的值作为内部访问控制信号，以及其中，所述控制单元基于所述第一访问控制信号，来控制对所述存储器阵列的访问，以及其中，所述存储器宏还包括输出所述内部访问控制信号的内部访问控制信号输出端子。5.根据权利要求4所述的存储器宏，其中，所述访问控制信号包括使能信号，其中，当所述使能信号已经被生效时，允许对所述存储器阵列的访问，其中，所述第三锁存电路包括锁存电路，当所述输入时钟信号处于所述第一逻辑电平时，所述锁存电路获取所述使能信号，并且当所述输入时钟信号处于所述第二逻辑电平时，所述锁存电路不考虑所述使能信号的值而保持已经获取的值作为第一使能信号，以及其中，当所述第一使能信号已经被无效时，所述控制电路停止将所述内部地址信号输出到所述内部地址输出端子。6.根据权利要求1所述的存储器宏，其中，所述控制单元还包括使用所述内部地址信号作为输入的异或电路，以及其中，取代所述内部地址信号，将来自所述异或电路的输出的结果从所述地址输出端子输出。7.根据权利要求3所述的存储器宏，所述存储器宏还包括：扫描输入端子；扫描输出端子；以及数据侧扫描触发器链，所述数据侧扫描触发器链在测试模式中将测试数据输入到所述数据输入输出单元中，其中，通过由所述第一锁存电路和所述第二锁存电路构造的触发器来构造地址侧扫描触发器链，所述地址侧扫描触发器链在所述测试模式中将测试地址输入到所述控制单元中，以及其中，所述数据侧扫描触发器链和所述地址侧扫描触发器链被耦合在一起，并且在所述测试模式中，所述数据侧扫描触发器链和所述地址侧扫描触发器链顺序地移位从所述扫描输入端子输入的测试信号，供应所述测试数据和所述测试地址并且从所述扫描输出端子输出测试结果。8.根据权利要求3所述的存储器宏，所述存储器宏还包括：地址侧扫描输入端子；地址侧扫描输出端子；数据侧扫描输入端子；数据侧扫描输出端子；以及数据侧扫描触发器链，所述数据侧扫描触发器链在测试模式中将测试数据输入到所述数据输入输出单元中，其中，通过由所述第一锁存电路和所述第二锁存电路构造的触发器来构造地址侧扫描触发器链，所述地址侧扫描触发器链在所述测试模式中将测试地址输入到所述控制单元中，以及其中，在所述测试模式中，从所述地址侧扫描输入端子输入的测试信号被顺序地移位并且被供应为所述测试地址，并且从所述数据侧扫描输入端子输入的测试信号被顺序地移位并且被供应为所述测试数据。9.根据权利要求3所述的存储器宏，所述存储器宏还包括：扫描输入端子；扫描输出端子；以及数据侧扫描触发器链，所述数据侧扫描触发器链在测试模式中将测试数据输入到所述数据输入输出单元中，其中，在所述数据侧扫描触发器链中包括所述第二锁存电路，其中，在所述测试模式中，从所述扫描输入端子输入的测试信号被顺序地移位并且被供应为所述测试数据，以及其中，在与测试模式不同的正常操作模式中，所述第二锁存电路获取所述第一内部地址信号，并且将所获取的第一内部地址信号从所述内部地址输出端子输出作为所述内部地址信号。10.一种半导体集成电路器件，所述半导体集成电路器件包括：存储器，输入地址信号和输入时钟信号被输入到所述存储器中，并且所述存储器存储数据并且输出所存储的所述数据；以及比较器，其中，所述存储器包括存储器阵列、字...

【专利技术属性】
技术研发人员：横山佳巧，齐藤良和，长田俊哉，佐野聪明，桥爪毅，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP