一种低功耗比较器电路制造技术

本发明专利技术公开了一种低功耗比较器电路，包括:预放大电路,用于在功率控制信号VCON的控制下将输入差分信号IP/IN进行预放大；动态锁存电路，用于在时钟信号CLK的控制下将所述预放大电路的差分输出OP/ON进行动态锁存；功率控制电路，用于在时钟信号CLK的控制下根据所述动态锁存电路的输出VOUT+/VOUT‑生成所述功率控制信号VCON，通过本发明专利技术，可降低比较器电路的功耗。

A low power comparator circuit

The invention discloses a low power comparator circuit includes pre amplifier circuit, used in the control of the power control signal VCON at the input of the differential signal IP/IN pre amplifier; dynamic latch circuit for the pre amplifier circuit in the control of the CLK clock signal under differential output OP/ON dynamic latch; a power control circuit used in the control of the CLK clock signal based on the output of VOUT+/VOUT generating dynamic latch circuit of the power control signal VCON, the invention can reduce the power consumption of the comparator circuit.

【技术实现步骤摘要】
一种低功耗比较器电路
本专利技术涉及一种电路，特别是涉及一种低功耗比较器电路。
技术介绍
比较器是模拟电路中的常用模块，一般在ADC(Analog-to-DigitalConverter，模数转换器)、OSC(oscillator，振荡器)以及各种检测电路中都有广泛应用。为了实现快速高精度的比较，常见的一种比较器架构是，预放大(Pre-Amplifier)与动态锁存(DynamicLatch)结合的结构，如图1所示，该比较器包括预放大电路10以及动态锁存电路20，其中，预放大电路(Pre-Amplifier)10由NMOS管MN1、MN2、MN3以及PMOS管MP1、MP2、MP3、MP4组成，用于将输入差分信号IP/IN进行预放大；动态锁存电路(Dynamiclatch)20由NMOS管MN4、MN5、MN6、MN7、MN8以及PMOS管MP5、MP6、MP7、MP8组成，用于在时钟CLK的控制下将预放大电路(Pre-Amplifier)10的差分输出OP/ON进行动态锁存。然而，这种比较器电路虽然可以实现快速且高精度比较，但其预放大电路(Pre-Amplifier)消耗太多功耗，造成电路的功耗较高。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之目的在于提供一种低功耗比较器电路，以降低电路的功耗。为达上述及其它目的，本专利技术提出一种低功耗比较器电路，包括:预放大电路,用于在功率控制信号VCON的控制下将输入差分信号IP/IN进行预放大；动态锁存电路，用于在时钟信号CLK的控制下将所述预放大电路的差分输出OP/ON进行动态锁存；功率控制电路，用于在时钟信号CLK的控制下根据所述动态锁存电路的输出VOUT+/VOUT-生成所述功率控制信号VCON。进一步地，所述功率控制电路包括一异或非门和一与门。进一步地，所述异或非门的两输入端连接所述动态锁存电路的输出VOUT+/VOUT-，其输出端连接所述与门的一输入端，所述与门的另一输入端连接时钟信号CLK，所述与门的输出端VCON连接至所述预放大电路。进一步地，所述预放大电路包括第一NMOS管、第二NMOS管、第三NMOS管以及第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管。进一步地，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管的源极接电源，第三NMOS管的源极接地，所述第三PMOS管的栅极和漏极短接并与所述第一PMOS管的漏极、第二PMOS管的栅极、所述第一NMOS管的漏极以及所述动态锁存电路相连组成预放大电路的同相输出节点OP，第四PMOS管的栅极和漏极短接并与所述第二PMOS管的漏极、第一PMOS管的栅极、第二NMOS管的漏极以及所述动态锁存电路相连组成所述预放大电路的反相输出节点ON，同相输入信号IP连接至所述第二NMOS管的栅极，反相输入信号IN连接至所述第一NMOS管的栅极，所述第一NMOS管和第二NMOS管的源极连接至所述第三NMOS管的漏极，所述第三NMOS管的栅极连接至所述与门的输出端VCON。进一步地，所述动态锁存电路包括第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管以及第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管。进一步地，所述第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管的源极接电源，所述第八NMOS管的源极接地，所述第七PMOS管、第八PMOS管的栅极连接至时钟信号CLK，所述第七PMOS管的漏极、所述第五PMOS管的漏极、所述第六PMOS管的栅极、第六NMOS管的漏极、第七NMOS管的栅极与所述异或非门的一输入端相连组称反相输出节点VOUT-，所述第八PMOS管的漏极、第六PMOS管的漏极、第五PMOS管的栅极、第七NMOS管的漏极、第六NMOS管的栅极与所述异或非门的另一输入端相连组成同相输出节点VOUT+，所述第六NMOS管的源极连接所述第四NMOS管的漏极，所述第七NMOS管的源极连接所述第五NMOS管的漏极，所述第四NMOS管和第五NMOS管的源极连接至所述第八NMOS管的漏极，所述第八NMOS管的栅极连接时钟信号CLK。进一步地，当时钟信号CLK为0时，所述第七PMOS管、第八PMOS管饱和导通，所述第七PMOS管、第八PMOS管的漏极即所述预放大电路的反相输出节点ON、同相输出节点OP均为高电平VCC，同时所述第八NMOS管截止，所述动态锁存电路处于复位状态，所述异或非门输出高电平，所述与门的输出VCON为0，此时将所述预放大电路的电流关掉。进一步地，当时钟信号CLK从0变到1时，所述第七PMOS管、第八PMOS管截止，同时所述第八NMOS管饱和导通，所述动态锁存电路进入工作状态，所述异或非门输出逻辑1，所述与门输出端VCON为1，此时将所述预放大电路的电流打开，比较器电路工作。进一步地，当所述动态锁存电路进一步正反馈，使得最终将输出电压锁定为VOUT+为1而VOUT-为0，比较器比较出结果后，比较结果锁存，所述异或非门输出低电平0，所述与门的输出VCON为0，所述输出VCON低电平将所述预放大电路的电流关掉。与现有技术相比，本专利技术一种低功耗比较电路通过增加功耗控制电路使预放大电路的电流在大部分时间都是被关断，只在比较的时候打开，大大降低了电路的功耗，实现了电路的有效功耗控制，实践证明，电路的功耗能降低80％以上。附图说明图1为现有技术一种低功耗比较器电路的电路示意图；图2为本专利技术一种低功耗比较器电路的电路结构图；图3为本专利技术具体实施例的仿真结果图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图2为本专利技术一种低功耗比较器电路的电路结构图。如图2所示，本专利技术一种低功耗比较器电路，包括:预放大电路(Pre-Amplifier)10、动态锁存电路(Dynamiclatch)20和功率控制电路(PowerControl)30。其中，预放大电路(Pre-Amplifier)10由NMOS管MN1、MN2、MN3以及PMOS管MP1、MP2、MP3、MP4组成，用于在功率控制信号VCON的控制下将输入差分信号IP/IN进行预放大；动态锁存电路(Dynamiclatch)20由NMOS管MN4、MN5、MN6、MN7、MN8以及PMOS管MP5、MP6、MP7、MP8组成，用于在时钟CLK的控制下将预放大电路(Pre-Amplifier)10的差分输出OP/ON进行动态锁存；功率控制电路(PowerControl)30由异或非门(XNOR)X1和与门(AND)A1，用于在时钟CLK的控制下根据动态锁存电路(Dynamiclatch)20的输出VOUT+/VOUT-生成功率控制信号VCON。PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8的源极接电源VCC，NMOS管MN3、MN8的源极接地GND，PMOS管MP3的栅极和漏极短接并与PMOS管MP1的漏极、PMOS管MP2的栅本文档来自技高网...

【技术保护点】
一种低功耗比较器电路，包括:预放大电路,用于在功率控制信号VCON的控制下将输入差分信号IP/IN进行预放大；动态锁存电路，用于在时钟信号CLK的控制下将所述预放大电路的差分输出OP/ON进行动态锁存；功率控制电路，用于在时钟信号CLK的控制下根据所述动态锁存电路的输出VOUT+/VOUT‑生成所述功率控制信号VCON。

【技术特征摘要】
1.一种低功耗比较器电路，包括:预放大电路,用于在功率控制信号VCON的控制下将输入差分信号IP/IN进行预放大；动态锁存电路，用于在时钟信号CLK的控制下将所述预放大电路的差分输出OP/ON进行动态锁存；功率控制电路，用于在时钟信号CLK的控制下根据所述动态锁存电路的输出VOUT+/VOUT-生成所述功率控制信号VCON。2.如权利要求1所述的一种低功耗比较器电路，其特征在于：所述功率控制电路包括一异或非门和一与门。3.如权利要求2所述的一种低功耗比较器电路，其特征在于：所述异或非门的两输入端连接所述动态锁存电路的输出VOUT+/VOUT-，其输出端连接所述与门的一输入端，所述与门的另一输入端连接时钟信号CLK，所述与门的输出端VCON连接至所述预放大电路。4.如权利要求3所述的一种低功耗比较器电路，其特征在于：所述预放大电路包括第一NMOS管、第二NMOS管、第三NMOS管以及第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管。5.如权利要求4所述的一种低功耗比较器电路，其特征在于：所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管的源极接电源，第三NMOS管的源极接地，所述第三PMOS管的栅极和漏极短接并与所述第一PMOS管的漏极、第二PMOS管的栅极、所述第一NMOS管的漏极以及所述动态锁存电路相连组成预放大电路的同相输出节点OP，第四PMOS管的栅极和漏极短接并与所述第二PMOS管的漏极、第一PMOS管的栅极、第二NMOS管的漏极以及所述动态锁存电路相连组成所述预放大电路的反相输出节点ON，同相输入信号IP连接至所述第二NMOS管的栅极，反相输入信号IN连接至所述第一NMOS管的栅极，所述第一NMOS管和第二NMOS管的源极连接至所述第三NMOS管的漏极，所述第三NMOS管的栅极连接至所述与门的输出端VCON。6.如权利要求5所述的一种低功耗比较器电路，其特征在于：所述动态锁存电路包括第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管以及第五PMOS管、第六PMOS管、第七P...

【专利技术属性】
技术研发人员：陈丹凤，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31