一种轨至轨时域比较器制造技术

本实用新型专利技术涉及一种轨至轨时域比较器，通过采用Ｐ型电压到时间域转换模块Ｖ２Ｔ输入组，Ｎ型Ｖ２Ｔ输入组和数字辅助控制逻辑，其中两个待比较的输入信号分别输入Ｐ型Ｖ２Ｔ输入组和Ｎ型Ｖ２Ｔ输入组，Ｐ型Ｖ２Ｔ输入组和Ｎ型Ｖ２Ｔ输入组输出比较结果Ｏｕｔ＿ｐ和Ｏｕｔ＿ｎ，Ｏｕｔ＿ｐ和Ｏｕｔ＿ｎ通过数字辅助控制逻辑输出最终的比较结果从而扩大了可比较的输入信号范围，并且具有低功耗、高精度的特点。与现有技术的时域比较器相比，还可大幅提高比较速度的特点。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

一种轨至轨时域比较器
本技术涉及集成电路设计领域，具体涉及到轨至轨时域比较器的实现结 构。
技术介绍
比较器是将一个信号和另一个信号进行对比，以判断两个信号的大小关系，并 将这关系以二进制信号的形式输出。现有传统的电压比较器可以是采用高增益的运放开 环或采用低增益放大器级联来实现，这两种结构都需要给电路提供偏置，因此消耗相当 大的静态电流，功耗很难降低。另外，现有技术中动态比较器的功耗虽然较小，但精度 很差，一般有20mV到50mV的失调电压。在文献A 9.4-ENOB IV 3.8pW 100kS/s SAR ADC with Time-DomainComparator “ , by Andrea Agnes, Edoardo Bonizzoni, PieroMalcovati, Franco Maloberti, 2008 IEEE InternationalSolid-State Circuits Conference Dig.Tech.Papers中，提到一种时域比较器结构，如图1所示，它由二个电压到时间域转换模块(V2T)和 一个触发器组成，其中Vin为输入电压，Ref为参考电压，Phi为控制信号。一个N型 V2T模块结构见图2。图3是V2T模块工作原理示意图，out_Wtl、out_v2t2为输入Input分别等于值 al和a2时的V2T模块所对应的的输出，out_Wtl比out_V2t2先下降，说明在输入等于al 时电容放电比输入等于a2时放电快，所以al > a2 ；反之，若out_v&2比out_Wtl先下 降，则al>a2;完成比较。在IV电源电压下，这种时域比较器可以达到10位精度。 但此比较器只适合单端输入信号与一个固定的参考电压比较，并且参考电压的范围要大 于NMOS管的阈值Vthn。
技术实现思路
本技术要解决的技术问题是提供一种轨至轨时域比较器，具有低功耗、高 精度的优点。本技术轨至轨时域比较器，包括P型电压到时间域转换模块V2T输入组，N 型V2T输入组和数字辅助控制逻辑，其中两个待比较的输入信号分别输入P型V2T输入 组和N型V2T输入组，P型V2T输入组和N型V2T输入组输出比较结果Out_p和Out_ η, Out_p和Out_n通过数字辅助控制逻辑输出最终的比较结果。进一步的，P型V2T输入组包括2个P型V2T模块，N型V2T输入组包括2个 N型V2T模块。进一步的，当比较结果0ut_p*0ut_n—致时，数字辅助控制逻辑直接输出判断 结果；当比较结果Out_p和Out_n不一致时，数字辅助控制逻辑从2个P型V2T模块的 比较结果和2个N型V2T模块的比较结果中分别随机选择一个进行二次判断。进一步的，P型V2T输入组还包括D触发器，D触发器为上升沿或者下降沿触发，2个P型V2T模块的比较结果分别作为D触发器的输入端和时钟输入端，D触发器 的输出即P型V2T输入组的比较结果Out_p。N型V2T输入组还包括D触发器，D触发 器为上升沿或者下降沿触发，2个N型V2T模块的比较结果分别作为D触发器的输入端 和时钟输入端，D触发器的输出即N型V2T输入组输出比较结果Out_n。 本技术提供了一种轨至轨时域比较器，通过采用P型电压到时间域转换模 块V2T输入组，N型V2T输入组和数字辅助控制逻辑，从而扩大了可比较的输入信号范 围，并且具有低功耗、高精度的特点。与现有技术的时域比较器相比，还可大幅提高比 较速度的特点。附图说明图1是现有技术时域比较器的结构图；图2是现有技术N型电压到时间域转换(V2T)模块的结构图图3是N型V2T模块工作原理示意图；图4是本技术轨至轨时域比较器结构；图5是电压到时间域转换(V2T)模块的结构图；图6是P型V2T模块结构图；图7是N型时域比较器结构及其控制时序关系；图8是P型时域比较器结构及其控制时序关系；图9是本技术轨至轨时域比较器的结构实现图；图10是轨至轨时域比较器的工作状态；图11是轨至轨时域比较器的真值表。具体实施方式以下结合附图，对本技术的技术方案做进一步详细说明。图4是本技术轨至轨时域比较器结构。如图4所示，本实施例轨至轨时域比 较器包括P型V2T输入组，N型V2T输入组和数字辅助控制逻辑，其中两个待比较的 输入信号分别输入P型V2T输入组和N型V2T输入组，P型V2T输入组和N型V2T输 入组输出比较结果Out_p和Out_n，然后Out_p和Out_n通过数字辅助控制逻辑输出最终 的比较结果。其中P型V2T输入组，是将输入信号转换为在时域信号，输入信号幅度越 小，其输出信号变化越快；N型V2T输入组，是将输入信号转换为在时域信号，输入信 号幅度越小，其输出信号变化越慢；数字辅助控制逻辑，将P型V2T输入组和N型V2T 输入组的两组输出分别进行判断，若判断结果一致，就可直接得出比较结果，若判断结 果不一致，那从P型V2T输入组和N型V2T输入组中各取一个输出进行二次判断，以选 择上述判断结果中的一个。P型V2T输入组包括2个P型V2T模块，N型V2T输入组包括2个N型V2T模块。P型V2T输入组还包括D触发器，D触发器为上升沿或者下降沿触发，2个P型 V2T模块的比较结果分别作为D触发器的输入端和时钟输入端，D触发器的输出即P型 V2T输入组的比较结果Out_p。同理，N型V2T输入组还包括D触发器，D触发器为上升沿或者下降沿触发，2个N型V2T模块的比较结果分别作为D触发器的输入端和时钟 输入端，D触发器的输出即N型V2T输入组输出比较结果Out_n。V2T模块由五模块组成，见图5:复位模块1，它在每个比较周期中对储能元件 进行一次完全的充(放)电；电压控制充(放)电模块2，它是由电压的大小来决定充 (放)电速度的快慢；储能元件模块3;带有一定阈值的开关模块4;输出缓冲器模块5。实际应用电路形式之一如图6所示，其中输入Input加到PMOS管M2栅上，CL 为储能电容，Cp为A点的寄生电容，M2、M3、M4控制CL的充放电，电阻R限制最大 充电电流。CL的Vb端可接电源电压、地或任一固定电平。控制时钟phi和pWn是一对 互补的时钟。用1表示高电平、O表示低电平，下同。则当phi=l时，Ml、M4、M5 导通，M3、M6关断，这时对A点进行充电，P点电平最终变化到地，B点为高电平，经过后面的缓冲级(反相器的个数可为1、2、3........ N，因奇数或偶数的不同，会对后级的逻辑电路结构有影响)输出Out_Wt，此时钟相可称为初始化；当phi = O时，Ml、 M4、M6关断，M3导通，CL通过M2、M3、R进行充电，Input控制充电的速度，当 CL上的电平上升一定程度，达到M6的开启电压时，M6导通，B点变为低电平，所以 Input电压的大小映射为M6导通的早晚，此相为转换相。NMOS和PMOS作为输入管的结构，他们对输入电压的反应是不一样的。分别 利用这两种类型的V2T模块可以构成两种类型的时域比较器，如图7、8所示。在图7中，用两个N型的V2T模块将待比较的两个电平Inputa、Inputb转换为 其对应的变化快慢有别的时域信号Oa和Or，将O本文档来自技高网...

【技术保护点】
一种轨至轨时域比较器，包括Ｐ型电压到时间域转换模块Ｖ２Ｔ输入组，Ｎ型Ｖ２Ｔ输入组和数字辅助控制逻辑，其中两个待比较的输入信号分别输入Ｐ型Ｖ２Ｔ输入组和Ｎ型Ｖ２Ｔ输入组，Ｐ型Ｖ２Ｔ输入组和Ｎ型Ｖ２Ｔ输入组输出比较结果Ｏｕｔ＿ｐ和Ｏｕｔ＿ｎ，Ｏｕｔ＿ｐ和Ｏｕｔ＿ｎ通过数字辅助控制逻辑输出最终的比较结果。

【技术特征摘要】

【专利技术属性】
技术研发人员：操礼程，
申请(专利权)人：中兴通讯股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]