本发明专利技术提供一种比较器，其包括输入级电路、输出级电路和钳位电路。所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转。所述输出级电路包括有输入端和输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转。所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值或将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值。这样可以缩短比较器的延迟时间，进而提高比较器的翻转速度。
【技术实现步骤摘要】
本专利技术涉及电路设计领域，特别是涉及一种比较器。
技术介绍
比较器是集成电路中常用的电路模块，其功能是比较输入端的信号差异，输出离散的高或者低的信号。请参考图1所示，其为现有技术中比较器的结构框图，所述比较器包括正相输入端VIN+、反相输入端VIN-和输出端V0UT。请参考图2所示，其为图1所示比较器理想的传输曲线图，其中横坐标为VIN+-VIN-，纵坐标为所述输出信号VOUT，VOH为输出信号VOUT的高电平信号值，VOL为输出信号VOUT的低电平信号值。当正相输入电压VIN+ 大于反相输入电压VIN-时，比较器输出信号VOUT为高电平信号VOH ；当正相输入电压VIN+ 小于反相输入电压VIN-时，比较器输出信号VOUT为低电平信号VOL ；当正相输入电压VIN+ 等于反相输入电压VIN-时，比较器输出信号VOUT实现翻转。而在实际使用中，比较器的输出信号VOUT在翻转时存在延迟时间，所述延迟时间是比较器重要的动态特性之一，其定义为比较器的输入激励到输出翻转之间的时延，这个指标越小越好。请参考图3，其为现有技术中的两级比较器。所述两级比较器中的输入级电路310 包括 PM0S(P-channel Metal Oxide Semiconductor)晶体管 M3，PMOS 差分晶体管 Ml 和 M2， NMOS (N-channel Metal Oxide Semiconductor)晶体管 M6 和 M7。PMOS 差分晶体管 Ml 的源极与PMOS差分晶体管M2的源极相连，所述PMOS差分晶体管M3串联在电源VCC和PMOS差分晶体管Ml的源极与PMOS差分晶体管M2的源极的连接节点之间。PMOS差分晶体管Ml的栅极为所述输入级电路310的反相输入端口 VIN_，PM0S晶体管M2的栅极为所述输入级电路310的正相输入端口 VIN+。NMOS晶体管M6的源极接地， 漏极接PMOS差分晶体管Ml的漏极，NMOS晶体管M7的源极接地，漏极接PMOS差分晶体管 M2的漏极。NMOS晶体管M6的栅极与NMOS晶体管M7的栅极相连，NMOS晶体管M6的栅极与其漏极相连。NMOS晶体管M7与PMOS差分晶体管M2的中间节点为所述输入级电路310 的输出端NETl。所述输出级电路320包括串联在电源和地之间的PMOS晶体管M4和NMOS晶体管 M8,NM0S晶体管M8的栅极为所述输出级电路320的输入端，其与所述输入级电路310的输出端NETl相连，PMOS晶体管M4和NMOS晶体管M8的中间节点为所述输出级电路320的输出端VOUT (即所述比较器的输出端V0UT)。PMOS晶体管M3、M4和M5的源极与电源VCC相连，PMOS晶体管M3、M4和M5的栅极互连，并且PMOS晶体管M5的栅极与PMOS晶体管M5的漏极相连，PMOS晶体管M5的漏极接基准电流IBIAS。PMOS晶体管M3、M4和M5构成电流镜。PMOS晶体管M3通过镜像基准电流IBIAS而提供第一镜像电流，可以称PMOS晶体管M3为第一电流源。PMOS晶体管M4通过镜像基准电流IBIAS提供第二镜像电流，可以称PMOS晶体管M4为第二电流源。请参考图4所示，其为图3中的两级比较器各个信号的时间曲线图。其横坐标为时间T，纵坐标表示电压值V。其分别表示输入电压VIN+和输入电压VIN-的时间曲线，输入级电路310的输出NETl和比较器的输出VOUT的时间曲线图。结合图3和图4可知，在比较器的输出信号VOUT由高电平信号向低电平信号翻转前由于输入电压VIN+大于输入电压 VIN-, PMOS差分晶体管M2的电流小于PMOS差分晶体管Ml的电流，PMOS差分晶体管Ml的电流等于NMOS晶体管M5的电流，且NMOS晶体管M7镜像NMOS晶体管M5的电流，因此，使得第一输入级的输出端NETl输出低电平0V。当比较器输入电压VIN+与VIN-的差逐渐减小至电压相同时，比较器应该开始翻转，但NETl节点要从零电平上升到NMOS晶体管M8的阈值电压才能使比较器的输出VOUT翻转。这段时间与PMOS差分晶体管Ml和M2的尾电流大小即PMOS晶体管M3的电流大小和NETl节点的寄生电容有关，这段时间也是比较器延迟时间的重要组成部分。在低功耗应用中，若差分输入对的尾电流较小，则这段时间会更长， 导致比较器的延迟时间更长，这是大多数应用不希望看到的。因此，有必要提出一种改进的技术方案来解决上述问题。
技术实现思路
本专利技术的目的在于提供一种比较器，其可以缩短比较器的延迟时间，从而提高比较器的翻转速度。为了实现上述目的，本专利技术提出一种比较器，其包括输入级电路和输出级电路。所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转。所述输出级电路包括有一个输入端和一个输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转。所述比较器还包括钳位电路，所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值或将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值。进一步的，所述钳位电路包括有连接在所述输入级电路的输出端和所述输出级电路的输出端之间的钳位开关，在所述输出级电路的输出端的电压为高电平时，所述钳位开关管导通以将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值，在所述输出级电路的输出端的电压为低电平时，所述钳位开关管截止。所述钳位电路还包括有与所述钳位开关串联的钳位电阻。更进一步的，所述输入级电路包括第一电流源、第一 PMOS差分晶体管、第二 PMOS 差分晶体管、第一 NMOS晶体管、第二 NMOS晶体管，第一 PMOS差分晶体管的源级与第二 PMOS 差分晶体管的源级相连，所述第一电流源串联在电源和第一 PMOS差分晶体管的源级与第二 PMOS差分晶体管的源级的连接节点之间，第一 PMOS差分晶体管的栅极为所述输入级电路的第一输入端，第二 PMOS差分晶体管的栅极为所述输入级电路的第二输入端，第一 NMOS 晶体管的源级接地，漏极接第一 PMOS差分晶体管的漏极，第二 NMOS晶体管的源级接地，漏极接第二 PMOS差分晶体管的漏极，第一 NMOS晶体管的栅极与第二 NMOS晶体管的栅极相连，第一 NMOS晶体管的栅极与第一 NMOS晶体管的漏极相连，第二 NMOS晶体管与第二 PMOS 差分晶体管的中间节点为所述输入级电路的输出端。再进一步的，所述输出级电路包括串联在电源和地之间的第二电流源和第三NMOS 晶体管，第三NMOS晶体管的栅极为所述输出级电路的输入端，第二电流源和第三NMOS晶体管的中间节点为所述输出级电路的输出端。再进一步的，所述第一电流源包括串联在电源和第一 PMOS差分晶体管的源级与第二 PMOS差分晶体管的源级的连接节点之间的第三PMOS晶体管，所述第三PMOS晶体管通过镜像一个基准电流而提供第一镜像电流，所述第二电流源包括串联在电源和第三NMOS 晶体管之间的第四PMOS晶体管，所述第四PMOS晶体管通过镜像一个本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：杨喆，王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：发明
国别省市：
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