一种高速低功耗动态比较器制造技术

本发明专利技术公开了一种高速低功耗动态比较器，包括锁存器、与门、延迟单元、同或门，锁存器具有第一至第三控制端锁存器的输出分别经过反相器I1、I2产生第一比较器输出信号和第二比较器输出信号，第一比较器输出信号和第二比较器输出信号通过同或门产生输出信号，这个输出信号和控制信号clk1作为与门的输入信号，与门的输出信号控制六NMOS管P10的栅极，clk1通过延迟单元产生其延迟信号clk2，clk2输入到锁存器的第三控制端。本发明专利技术将比较器输出信号Dp和Dn通过同或门XNOR产生输出信号，这个输出信号和控制信号clk1经过与门，产生NMOS管P10的控制信号，解决了传统结构中的静态功耗问题。

【技术实现步骤摘要】

本专利技术属于模拟或数模混合集成电路
，具体涉及一种高速低功耗动态比 较器。
技术介绍
近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成 电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提 高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高 速低功耗设计的瓶颈。传统的几种比较器结构，很难同时满足速度、功耗和低电源电压等要 求。
技术实现思路
鉴于此，本专利技术提供一种高速低功耗动态比较器，在实现比较器能够高速工作的 情况下，仍然保持很低的静态功耗，同时，随着电源电压的降低，本专利技术提出的比较器结构 相对于上述传统结构，仍然保持较快的比较速度。 为达到上述目的，本专利技术提供如下技术方案：一种高速低功耗动态比较器，包括第 一NMOS管、第二NMOS管、第六NMOS管、延迟单元、第一反向器、第二反向器、同或门、与门 和锁存器，所述锁存器包括第一控制端、第二控制端、第三控制端、第一输出端、第二输出端 和电源端；所述第一NMOS管的栅极接第一输入信号，第二NMOS管的栅极接第二输入信号， 所述第一NMOS管的源极、第二NMOS管的源极分别与第六NMOS管的漏极连接，第六NMOS管 的源极接地；所述第一NMOS管的漏极分别与第二反向器的输入端、锁存器的第二输出端连 接；所述第二NMOS管的漏极分别与第一反向器的输入端、锁存器的第一输出端连接；所述 第一反向器的输出端与同或门的其中一个输入端连接，所述第二反向器的输出端与同或门 的另一个输入端连接，所述同或门的输出端与与门的其中一个输入端连接，延迟单元的输 入端与与门的另一个输入端连接，与门的输出端与第六NMOS管的栅极连接；所述延迟单元 的输出端与第三控制端连接，所述延迟单元的输入端分别与第一控制端、第二控制端连接， 所述电源端接Vdd。 进一步，所述锁存器包括第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、 第二PMOS管、第三PMOS管和第四PMOS管，所述第一NMOS管的漏极分别与第四NMOS管的 漏极、第一PMOS管的漏极、第二PMOS管的漏极、第五NMOS管的栅极、第三PMOS管的栅极连 接，所述第二NMOS管的漏极分别与第五NMOS管的漏极、第三PMOS管的漏极、第四PMOS管 的漏极、第四NMOS管的栅极、第二PMOS管的栅极连接，所述第一PMOS管的源极、第二PMOS 管的源极、第三PMOS管的源极、第四PMOS管的源极分别与Vdd连接；所述第一PMOS管的栅 极、第四PMOS管栅极分别与延迟单元的输入端连接，延迟单元的输出端与第三NMOS管的栅 极连接，第三NMOS管的漏极分别与第四NMOS管的源极、第五NMOS管的源极连接，第三NMOS 管的源极接地。 由于采用了以上技术方案，本专利技术具有以下有益技术效果： 1、将输入管的输出端Dip/Din分别连接在NMOS管P4、P5的漏极，同时接PMOS管 P7、P8的漏极，充分发挥这种锁存器结构的高速优势。 2、将比较器输出信号Dp和Dn通过同或门XNOR产生输出信号，这个输出信号和控 制信号clkl经过与门，产生NMOS管PlO的控制信号，解决了传统结构中的静态功耗问题。 3、实现本专利技术结构简单，和传统结构相比，没有明显增加面积，但同时达到了高速 和低功耗的目的。【附图说明】 为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作进 一步的详细描述，其中： 图1为高速低失调动态比较器结构原理图； 图2为高速低噪声动态比较器结构原理图； 图3为低功耗动态比较器结构原理图； 图4为高速低功耗动态比较器结构原理图； 图5为比较器比较时间随输入信号变化对比图； 图6为比较器功耗随共模电压变化对比图； 图7为比较器比较时间随电源电压变化对比图。【具体实施方式】 以下将结合附图，对本专利技术的优选实施例进行详细的描述；应当理解，优选实施例 仅为了说明本专利技术，而不是为了限制本专利技术的保护范围。 为了更详细的理解本专利技术的技术方案，先来分析几种传统结构比较器的工作原理 和优缺点。 图1示出了一种高速低失调动态比较器结构原理图（简称结构)，当控制信号 clkl为低电平时，clk2作为clkl的延迟信号也为低电平，NMOS管M7/M8/M15处于关断状 态，PMOS管M11/M14导通，通过反相器11/12,比较器输出信号Dp和Dn为低电平，比较器 处于复位状态；当clkl/clk2变为高电平后，NMOS管M7/M8/M15导通，由NMOS管M9/M10和 PMOS管M12/M13构成的锁存器迅速将Tip和Tin的电压差放大，并进入锁存状态。结构 的优点是采用了反相器输入结构，和普通的NMOS输入结构相比，失调和噪声较小。但是，缺 点在于，输入级反相器的输出端Tip和Tin连接在锁存结构M9/M10的源极，所以，在锁存结 构建立正反馈的初期，只有M9和MlO在工作，M12和M13没有工作，这种锁存原理并不能最 大程度发挥锁存结构的优点，使得比较器速度较慢；同时，由于输入级采用了反相器输入结 构，使得这种结构在锁存状态下，输入级仍然有静态电流，所以存在静态功耗。 图2示出了一种高速低噪声动态比较器结构原理图（简称结构)，当控制信号 clkl为低电平时，NMOS管M3关断，NMOS管MlO导通，PMOS管M6/M9导通，通过反相器11/ 12,比较器输出信号Dp和Dn为低电平，比较器处于复位状态；当clkl变为高电平后，MlO 关断，M3导通，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器迅速将Bip和Bin的电压差 放大，并进入锁存状态。需要注意的是，图2中输入级的输出端Bip和Bin分别与M4和M5 的漏极相连，所以，在锁存结构建立正反馈的初期，M4/M5和M7/M8会同时工作，这种锁存原 理最大程度发挥了锁存结构的优点，使得比较器能够快速的进入锁存状态。但是，图2所示 比较器的缺点也是明显的，由于在复位状态M10、M6和M9同时导通，导致这种结构存在一个 很大的静态功耗。 图3示出了一种低功耗动态比较器结构原理图（简称结构)，当控制信号clkl 为低电平时，clk2作为clkl的延迟信号也为低电平，NMOS管M3/M4/M11都关断，PMOS管 M7/M10导通，通过反相器11/12,比较器输出信号Dp和Dn为低电平，比较器处于复位状态。 当clkl变为高电平后，clk2会保持一段时间的低电平，此时Mll导通，M3/M4保持关断，Aip 和Ain出现电压差，输入管M1/M2处于饱和状态，有助于噪声的抑制；随后，clk2也变为高 电平，由NMOS管M5/M6和PMOS管M8/M9构成的锁存器迅速将Aip和Ain的电压差放大，并 进入锁存状态。图3所示结构的优点是等效输入噪声较小，在复位和锁存状态都没有静态 功耗，但缺点和图1所示结构相似，比较器速度较低。 本专利技术提出的高速低功耗动态比较器结构原理图如图4所示， 该高速低功耗动态比较器，包括第一NMOS管Pl、第二NMOS管P2、第六NMOS管PlO、 延迟单元B1、第一反向器II、第二反向器12、同或门XN0R、与门AND和锁存器，所本文档来自技高网...

【技术保护点】
一种高速低功耗动态比较器，其特征在于：包括第一NMOS管(P1)、第二NMOS管(P2)、第六NMOS管(P10)、延迟单元(B1)、第一反向器(I1)、第二反向器(I2)、同或门(XNOR)、与门(AND)和锁存器，所述锁存器包括第一控制端、第二控制端、第三控制端、第一输出端、第二输出端和电源端；所述第一NMOS管(P1)的栅极接第一输入信号，第二NMOS管(P2)的栅极接第二输入信号，所述第一NMOS管(P1)的源极、第二NMOS管(P2)的源极分别与第六NMOS管(P10)的漏极连接，第六NMOS管(P10)的源极接地；所述第一NMOS管(P1)的漏极分别与第二反向器(I2)的输入端、锁存器的第二输出端连接；所述第二NMOS管(P2)的漏极分别与第一反向器(I1)的输入端、锁存器的第一输出端连接；所述第一反向器(I1)的输出端与同或门(XNOR)的其中一个输入端连接，所述第二反向器(I2)的输出端与同或门的另一个输入端连接，所述同或门的输出端与与门的其中一个输入端连接，延迟单元(B1)的输入端与与门的另一个输入端连接，与门的输出端与第六NMOS管(P10)的栅极连接；所述延迟单元(B1)的输出端与第三控制端连接，所述延迟单元的输入端分别与第一控制端、第二控制端连接，所述电源端接Vdd。...

【技术特征摘要】

【专利技术属性】
技术研发人员：徐代果，胡刚毅，李儒章，王健安，陈光炳，王育新，付东兵，刘涛，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;85