半导体装置及其制造方法制造方法及图纸

一种半导体装置及其制造方法。在半导体装置(SD)形成有由元件分离绝缘膜(DTI1)规定的高耐压NMOS晶体管形成区域(HVNR)、由元件分离绝缘膜(DT2)规定的CMOS晶体管形成区域(CMR)、及基板接触部(CLD)。基板接触部(CLD)以从主表面侧到达比元件分离绝缘膜(DTI)的底部深的位置的方式形成在位于高耐压NMOS晶体管形成区域(HVNR)与元件分离绝缘膜(DT2)之间的半导体基板(SUB)的区域。基板接触部(CLD)从深度(D1)至深度(D2)与半导体基板(SUB)接触。

Semiconductor devices and their manufacturing methods

A semiconductor device and a manufacturing method. In the semiconductor device (SD), there is a high voltage resistant NMOS transistor forming area (HVNR) specified by the component separation insulating film (DTI1), the CMOS transistor forming area (CMR) specified by the component separation insulating film (DT2), and the substrate contact part (CLD). The substrate contact part (CLD) is formed in the area of the semiconductor substrate (SUB) located between the high voltage NMOS transistor forming area (HVNR) and the component separation insulating film (DT2), from the main surface side to the bottom deep position of the Darby element separating the insulating film (DTI). The substrate contact (CLD) contacts with the semiconductor substrate (SUB) from the depth (D1) to the depth (D2).

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术涉及半导体装置及其制造方法，例如，能够良好地利用于具备向半导体基板的基板接触部的半导体装置。
技术介绍
在搭载于机动车的半导体装置上，形成有例如CMOS(ComplementaryMetalOxideSemiconductor：互补金属氧化物半导体)晶体管、高耐压NMOS晶体管、高耐压PMOS晶体管及双极晶体管等各种半导体元件。这些半导体元件形成于半导体基板的元件形成区域。元件形成区域由形成于半导体基板的元件分离绝缘膜来规定。另外，在这样的半导体装置中，形成有用于将半导体基板固定成规定的电位的基板接触部。基板接触部配置在元件形成区域的外侧的区域。作为公开了这样的基板接触部的专利文献的一例，存在专利文献1(日本特开2015-37099号公报)。
技术实现思路
在半导体装置的制造工艺中，为了吸附金属污染而在半导体基板上生成微小缺陷(BMD：BulkMicroDefect)。为了生成微小缺陷而向半导体基板预先导入氧。导入的氧通过热处理等而作为SiO2向晶格间析出。当半导体基板中的氧浓度降低时，在一个半导体元件中产生的载流子(电子或空穴)的寿命变长。因此，在半导体基板中扩散的距离变长，专利技术者们确认到该扩散的载流子会作为泄漏电流而对其他的半导体元件的动作造成影响的情况。一实施方式的半导体装置具备：半导体基板；形成有第一半导体元件的第一元件形成区域；形成有第二半导体元件的第二元件形成区域；基板接触部。第一元件形成区域由从半导体基板的主表面到达第一深度的第一绝缘分离部来规定。第二元件形成区域与第一元件形成区域隔开距离地配置，由从主表面到达第一深度的第二绝缘分离部来规定。基板接触部以从主表面侧到达比第一深度深的第二深度的方式形成在位于第一元件形成区域与第二元件形成区域之间的半导体基板的区域，从第一深度至第二深度与半导体基板接触。另一实施方式的半导体装置的制造方法包含以下的工序。形成从半导体基板的主表面到达第一深度的对第一元件形成区域进行规定的第一分离槽及对第二元件形成区域进行规定的第二分离槽，并形成位于第一分离槽与第二分离槽之间的从半导体基板的主表面到达第一深度的开口。以埋入第一分离槽、第二分离槽及开口的方式形成绝缘膜，由此在第一分离槽内形成第一绝缘分离部并且在第二分离槽内形成第二绝缘分离部。对埋入开口的绝缘膜的部分和半导体基板依次实施加工，由此形成贯通绝缘膜并到达比第一深度深的第二深度的接触开口。在接触开口形成导电体，由此形成在从第一深度到达第二深度的部分导电体与半导体基板接触的基板接触部。根据一实施方式的半导体装置，能够抑制与泄漏(leak)电流相伴的半导体元件的误动作。根据另一实施方式的半导体装置的制造方法，能够制造出抑制与泄漏电流相伴的半导体元件的误动作的半导体装置。其他的课题和新的特征根据本说明书的记述及附图而明确可知。附图说明图1是实施方式1的半导体装置的局部俯视图。图2是在该实施方式中表示图1所示的剖面线II-II处的半导体基板的构造的剖视立体图。图3是在该实施方式中的图1所示的剖面线II-II处的半导体装置的剖视图。图4是在该实施方式中表示半导体装置的制造方法的一工序的剖视图。图5是在该实施方式中表示在图4所示的工序之后进行的工序的剖视图。图6是在该实施方式中表示在图5所示的工序之后进行的工序的剖视图。图7是在该实施方式中表示在图6所示的工序之后进行的工序的剖视图。图8是在该实施方式中表示在图7所示的工序之后进行的工序的剖视图。图9是在该实施方式中表示在图8所示的工序之后进行的工序的剖视图。图10是在该实施方式中表示在图9所示的工序之后进行的工序的剖视图。图11是在该实施方式中表示在图10所示的工序之后进行的工序的剖视图。图12是在该实施方式中表示在图11所示的工序之后进行的工序的剖视图。图13是在该实施方式中表示在图12所示的工序之后进行的工序的剖视图。图14是比较例的半导体装置的剖视图。图15是用于说明比较例的半导体装置的问题点的剖视图。图16是在该实施方式中用于说明半导体装置的作用效果的剖视图。图17是在该实施方式中用于说明成为比较例的半导体装置的模拟的评价的第一图。图18是在该实施方式中用于说明成为比较例的半导体装置的模拟的评价的第二图。图19是在该实施方式中用于说明半导体装置的基于模拟的评价的第一图。图20是在该实施方式中用于说明半导体装置的基于模拟的评价的第二图。图21是在该实施方式中用于说明半导体装置的基于模拟的评价的第三图。图22是在该实施方式中用于说明半导体装置的基于模拟的评价的第四图。图23是在该实施方式中用于说明半导体装置的基于模拟的评价的第五图。图24是在该实施方式中用于说明半导体装置的效果的图。图25是在实施方式2中的第一例的半导体装置的局部俯视图。图26是在该实施方式中的第二例的半导体装置的局部俯视图。图27是在该实施方式中的第三例的半导体装置的局部俯视图。图28是在该实施方式中的第四例的半导体装置的局部俯视图。图29是在该实施方式中的第五例的半导体装置的局部俯视图。图30是在该实施方式中的第六例的半导体装置的局部俯视图。具体实施方式实施方式1关于实施方式1的具备基板接触部的半导体装置进行说明。如前所述，在半导体装置上形成有例如CMOS晶体管、高耐压NMOS晶体管、高耐压PMOS晶体管及双极晶体管等各种半导体元件。在此，为了便于说明，作为半导体元件，列举高耐压NMOS晶体管和CMOS晶体管为一例进行说明。如图1所示，在半导体装置SD中，通过元件分离绝缘膜DTI1(DTI)来规定例如高耐压NMOS晶体管形成区域HVNR作为元件形成区域EFR的一个。而且，通过元件分离绝缘膜DTI2(DTI)来规定例如CMOS晶体管形成区域CMR作为元件形成区域EFR的另一个。高耐压NMOS晶体管形成区域HVNR与CMOS晶体管形成区域CMR隔开距离地配置。在位于该高耐压NMOS晶体管形成区域HVNR与CMOS晶体管形成区域CMR之间的半导体基板SUB的区域(基板电极区域SER)上形成基板接触部CLD。基板接触部CLD将半导体基板SUB(P型基板PSB)固定成规定的电位(参照图3)。元件分离绝缘膜DTI1(DTI)形成在沟槽DTC1(DTC)内。元件分离绝缘膜DTI2(DTI)形成在沟槽DTC2(DTC)内。基板接触部CLD形成在接触槽DHC内。如图2所示，接触槽DHC(深度D2)形成得比沟槽DTC1、DTC2(深度D1)深。关于半导体装置SD的构造，更详细地进行说明。如图3所示，半导体基板SUB由P型基板PSB、N型埋入区域NBL及外延层EL构成。元件分离绝缘膜DTI1、DTI2从半导体基板SUB的表面形成至深度D1。元件分离绝缘膜DTI1、DTI2贯通外延层EL及N型埋入区域NBL而到达P型基板PSB。基板接触部CLD从半导体基板SUB的表面形成至深度D2。基板接触部CLD贯通外延层EL及N型埋入区域NBL而到达P型基板PSB。在基板接触部CLD的导体部SCN中的从半导体基板SUB的表面至深度D1的部分，在导体部SCN与半导体基板SUB之间介有绝缘膜ILF。在从深度D1至深度D2的部分，导体部SCN与半导体基板SUB(P型基板PSB)接触。在高耐压NM本文档来自技高网...

【技术保护点】
一种半导体装置，其中，具备：半导体基板，具有主表面；第一元件形成区域，由从所述主表面到达第一深度的第一绝缘分离部来规定；第一半导体元件，形成于所述第一元件形成区域；第二元件形成区域，与所述第一元件形成区域隔开距离地配置，由从所述主表面到达所述第一深度的第二绝缘分离部来规定；第二半导体元件，形成于所述第二元件形成区域；及基板接触部，以从所述主表面侧到达比所述第一深度深的第二深度的方式形成在位于所述第一元件形成区域与所述第二元件形成区域之间的所述半导体基板的区域，从所述第一深度至所述第二深度与所述半导体基板接触。

【技术特征摘要】
2016.03.29 JP 2016-0658691.一种半导体装置，其中，具备：半导体基板，具有主表面；第一元件形成区域，由从所述主表面到达第一深度的第一绝缘分离部来规定；第一半导体元件，形成于所述第一元件形成区域；第二元件形成区域，与所述第一元件形成区域隔开距离地配置，由从所述主表面到达所述第一深度的第二绝缘分离部来规定；第二半导体元件，形成于所述第二元件形成区域；及基板接触部，以从所述主表面侧到达比所述第一深度深的第二深度的方式形成在位于所述第一元件形成区域与所述第二元件形成区域之间的所述半导体基板的区域，从所述第一深度至所述第二深度与所述半导体基板接触。2.根据权利要求1所述的半导体装置，其中，所述基板接触部以至少包围所述第一元件形成区域的周围的方式配置。3.根据权利要求2所述的半导体装置，其中，作为所述第一绝缘分离部配置有多个所述第一绝缘分离部，多个所述第一绝缘分离部包括：第一绝缘分离第一部，对所述第一元件形成区域进行规定；和第一绝缘分离第二部，以包围所述第一绝缘分离第一部的周围的方式配置在所述基板接触部的内侧。4.根据权利要求1所述的半导体装置，其中，作为所述第一绝缘分离部配置有多个所述第一绝缘分离部，多个所述第一绝缘分离部包括：第一绝缘分离第一部，对所述第一元件形成区域进行规定；和第一绝缘分离第二部，以包围所述第一绝缘分离第一部及所述基板接触部的周围的方式配置。5.根据权利要求1所述的半导体装置，其中，作为所述基板接触部配置有多个所述基板接触部，多个所述基板接触部包括基板接触第一部和以包围所述基板接触第一部的周围的方式配置的基板接触第二部。6.根据权利要求1所述的半导体装置，其中，在所述半导体基板中形成有埋入杂质区域，所述第一绝缘分离部、所述第二绝缘分离部及所述基板接触部以贯通所述埋入杂质区域的形态形成。7.一种半导体装置的制造方法，其中，包括：形成从半导体基板的主表面到达第一深度的对第一元件形成区域进行规定的第一分离槽及对第二元件形成区域进行规定的第二分离槽，并且形成位于所述第一分离槽与所述第二分离槽之间的从所述半导体基板的所述主表面到达所述第一深度的开口的工序；在所述第一元件形成区域形成第一半导体元件的工序；在所述第二元件形成区域形成...

【专利技术属性】
技术研发人员：德光成太，藤井宏基，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP