细胞阵列计算系统及其测试方法技术方案

一种细胞阵列计算系统及其测试方法，所述细胞阵列计算系统包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维或三维阵列，其中每一个细胞包括微处理器和非易失随机存储器；每一个细胞储存各自在细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；主控CPU通过细胞阵列总线与细胞阵列中的每一个细胞进行通信；细胞阵列预留一个以上冗余细胞，用于在细胞阵列中的任一其他细胞被确定为已损坏细胞时作为该已损坏细胞相应的替换细胞；所述细胞阵列以及所述细胞阵列总线集成在一个芯片上。本发明专利技术能克服现有计算机架构因CPU与内存、存储之间存在的通信瓶颈，提升计算系统的整体性能，并提高产品良率。

Cell array computing system and its testing method

System and test method for calculation of a cell array, the cell array computer system includes: main control CPU, cell array and cell array bus; the cell is composed of a two-dimensional array above both computation and storage functions of the cell or three-dimensional array, wherein each cell comprises a microprocessor and a nonvolatile random memory; every cell in each cell in the array storage location as ID for software or hardware in the cell read; master CPU communication through each cell in the array and array bus cells; cell array reserved one or more redundant cells for other cells in any cell in the array was identified as the damaged cells corresponding replacement cells damaged cells; the cell array and the cell array integrated on a chip bus. The invention can overcome the existing computer architecture for the communication bottleneck between CPU and memory, storage, improve the overall performance of the computing system, and improve product yield.

【技术实现步骤摘要】
细胞阵列计算系统及其测试方法
本专利技术涉及计算机及计算机应用
，特别涉及一种细胞阵列计算系统及其测试方法。
技术介绍
通常来说，一台计算机主要包括三个核心部分：中央处理器(CPU，CentralProcessingUnit)、内存和存储。经过一些世界顶级公司的不懈努力，CPU已经演变成极度复杂的半导体芯片。顶级的CPU内核内部的MOS管数目可以超过一亿个。目前的产业趋势是受制于功耗，CPU的运行频率已经很难再提高。已经极度复杂的现代CPU，运行效率同样很难再提高。新的CPU产品，越来越多地朝多核方向演进。在内存方面，目前居于统治地位的是动态随机存取存储器(DRAM，DynamicRandomAccessMemory)技术。DRAM可以快速随机读写，但却不能在断电的情况下保持内容。实际上，即使在通电的情况下，它也会由于内部用于储存信息的电容器的漏电而丢失信息，必须周期性地自刷新。在存储方面，NAND闪存技术正在逐步取代传统硬盘。闪存所依赖的浮置栅极(floatinggate)技术，虽然能够在断电的情况下保持内容，但写入(将‘1’改写为‘0’)的速度很慢，擦除(将‘0’改写为‘1’)的速度更慢，无法像DRAM那样用于对计算的直接支持。它被制作成块设备(blockdevice)，必须整块一起擦除，一个块(block)包含很多页(page)，擦除后每页可以进行写入操作。NAND的另外一个问题是具有有限的寿命。DRAM和NAND闪存，以及CPU的逻辑电路，虽然都是基于CMOS半导体工艺生产的，但这三者的工艺彼此并不兼容。于是，计算机的三个核心部分无法在一个芯片上共存，这深刻地影响了现代计算机的架构。现有技术中的计算机架构如图1所示，图1中示出多个CPU内核，分别为CPU1、CPU2、CPU3、……、CPUn，每个CPU内核一般具有相应的一级缓存(L1Cache)，根据需要还可以进一步为每个CPU内核配备相应的二级缓存(L2Cache)、三级缓存(L3Cache)。DRAM与各个CPU内核之间通过双倍速率(DDR，DoubleDataRate)接口进行通信，硬盘(HD，HardDisk)或固态硬盘(SSD，SolidStateDrives)与各个CPU内核之间则通过外围设备接口进行通信。一方面，CPU在向多核的方向发展，另一方面内存和存储都在另外的芯片里。多核CPU吞吐信息量成比例增加，与内存、存储的通信就越来越成为系统性能的瓶颈。为了缓解通信瓶颈，CPU不得不采用越来越大的多级缓存。缓存是把内存中的内容复制，通常是用成本比DRAM高得多但速度更快的静态随机存取存储器(SRAM，StaticRandomAccessMemory)设计的。这样的架构，费效比非常的差。半导体芯片的成本由其硅片的面积决定，而传统计算机架构带来的性能提升与其硅片面积的增加远远不成比例。CPU依托于一代又一代演进的半导体工艺，变得越来越复杂。这产生了一个问题，随着半导体芯片原来越复杂，先进工艺上一个芯片可以有超过10亿个MOS管元器件。10亿个元器件，如果有一个在芯片制造过程中损坏，一般来说，整个芯片就会成为废品。而要把元器件的损坏率控制在远不到10亿分之一，对半导体工艺的挑战非常大，而良品率低，将会大大提高芯片的成本。
技术实现思路
本专利技术要解决的问题是现有技术中的计算机架构因CPU与内存、存储之间存在的通信瓶颈而影响计算机整体性能的提升，并使费效比较差，且在集成于芯片时良品率低、成本高。为解决上述问题，本专利技术技术方案提供一种细胞阵列计算系统，包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列或三维阵列，其中每一个细胞包括微处理器(MPU，MicroProcessingUnit)和非易失(NV，NotVolatile)随机存储器；所述非易失随机存储器用于所述微处理器计算时所涉及数据的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在所述细胞阵列中的位置作为身份识别号(ID，identification)以供细胞中的软件或硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信；所述细胞阵列中还预留一个以上冗余细胞作为备用细胞，所述备用细胞用于在所述细胞阵列中的任意一个其他细胞被确定为已损坏细胞时作为该已损坏细胞相应的替换细胞；所述细胞阵列以及所述细胞阵列总线集成在一个芯片上。可选的，所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行的通信包括以下情况中的至少一种：按地址读写所述细胞阵列中任一细胞的非易失随机存储器；将数据广播到所述细胞阵列中目标区域内每一个细胞的非易失随机存储器，并写入所述目标区域内每一个细胞的非易失随机存储器中相同的相对地址；给所述细胞阵列中任一细胞的微处理器发送指令、发送数据或读取状态；给所述目标区域内所有细胞的微处理器广播指令。可选的，所述细胞阵列中的细胞还包括总线控制器和细胞内部总线，所述总线控制器与所述细胞阵列总线、微处理器以及细胞内部总线相连，所述总线控制器用于收听所述细胞阵列总线上的指令，对于相关本细胞的指令，连接所述微处理器以传递所述主控CPU发送的指令或数据、状态读取，或者通过所述细胞内部总线连接所述非易失随机存储器进行数据的读写操作；所述备用细胞的总线控制器内设有第一非易失性存储器，用于存储本细胞所替换的已损坏细胞在所述细胞阵列中的位置；在所述芯片运行时，已损坏细胞处于关闭状态，已损坏细胞相应替换细胞的总线控制器收听所述细胞阵列总线上的指令时，将与本细胞所替换细胞相关的指令识别为相关本细胞的指令。可选的，所述细胞阵列中的相邻细胞之间有通信接口，能互相收发数据；任意两个细胞之间能进行通信，参与细胞间通信的细胞包含起点细胞、终点细胞和中转细胞，所述起点细胞为向所述终点细胞发出数据的细胞，所述终点细胞为最终接收所述起点细胞所发数据的细胞，所述中转细胞为沿细胞间通信路径依次相邻且通过所述通信接口中转所述起点细胞所发数据的细胞，所述细胞间通信路径是由所述起点细胞、中转细胞和终点细胞所构成的数据收发路径。可选的，所述细胞阵列中的任一细胞还能作为所述起点细胞向目标区域内的所有细胞进行群发通信，参与所述群发通信且位于目标区域内的细胞作为所述起点细胞、或作为所述终点细胞、或同时作为所述中转细胞和终点细胞，参与所述群发通信且位于目标区域外的细胞作为所述起点细胞或中转细胞。可选的，所述细胞阵列中的细胞还包括与所述微处理器相连的网络控制器，所述网络控制器用于对发出的数据、中转的数据或者最终接收的数据进行收发和路由控制，还用于向所述微处理器发送中断信号；所述网络控制器内设有第二非易失性存储器，与所述已损坏细胞相邻的所有正常细胞内的所述第二非易失性存储器用于标定与本细胞相邻的已损坏细胞，以及存储所述已损坏细胞相应的替换细胞在所述细胞阵列中的位置；在传递数据时，已损坏细胞的相邻细胞的网络控制器在进行路由控制时绕开该已损坏细胞，若该已损坏细胞是终点细胞或终点细胞之一，控制将数据转发到该已损坏细胞相应的替换细胞。可选的，所述细胞阵列为二维阵列，预留的一个以上冗余细胞为所述细胞阵列中的一行或本文档来自技高网...

【技术保护点】
一种细胞阵列计算系统，其特征在于，包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列或三维阵列，其中每一个细胞包括微处理器和非易失随机存储器；所述非易失随机存储器用于所述微处理器计算时所涉及数据的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在所述细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信；所述细胞阵列中还预留一个以上冗余细胞作为备用细胞，所述备用细胞用于在所述细胞阵列中的任意一个其他细胞被确定为已损坏细胞时作为该已损坏细胞相应的替换细胞；所述细胞阵列以及所述细胞阵列总线集成在一个芯片上。

【技术特征摘要】
1.一种细胞阵列计算系统，其特征在于，包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列或三维阵列，其中每一个细胞包括微处理器和非易失随机存储器；所述非易失随机存储器用于所述微处理器计算时所涉及数据的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在所述细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信；所述细胞阵列中还预留一个以上冗余细胞作为备用细胞，所述备用细胞用于在所述细胞阵列中的任意一个其他细胞被确定为已损坏细胞时作为该已损坏细胞相应的替换细胞；所述细胞阵列以及所述细胞阵列总线集成在一个芯片上。2.根据权利要求1所述的细胞阵列计算系统，其特征在于，所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行的通信包括以下情况中的至少一种：按地址读写所述细胞阵列中任一细胞的非易失随机存储器；将数据广播到所述细胞阵列中目标区域内每一个细胞的非易失随机存储器，并写入所述目标区域内每一个细胞的非易失随机存储器中相同的相对地址；给所述细胞阵列中任一细胞的微处理器发送指令、发送数据或读取状态；给所述目标区域内所有细胞的微处理器广播指令。3.根据权利要求2所述的细胞阵列计算系统，其特征在于，所述细胞阵列中的细胞还包括总线控制器和细胞内部总线，所述总线控制器与所述细胞阵列总线、微处理器以及细胞内部总线相连，所述总线控制器用于收听所述细胞阵列总线上的指令，对于相关本细胞的指令，连接所述微处理器以传递所述主控CPU发送的指令或数据、状态读取，或者通过所述细胞内部总线连接所述非易失随机存储器进行数据的读写操作；所述备用细胞的总线控制器内设有第一非易失性存储器，用于存储本细胞所替换的已损坏细胞在所述细胞阵列中的位置；在所述芯片运行时，已损坏细胞处于关闭状态，已损坏细胞相应替换细胞的总线控制器收听所述细胞阵列总线上的指令时，将与本细胞所替换细胞相关的指令识别为相关本细胞的指令。4.根据权利要求1所述的细胞阵列计算系统，其特征在于，所述细胞阵列中的相邻细胞之间有通信接口，能互相收发数据；任意两个细胞之间能进行通信，参与细胞间通信的细胞包含起点细胞、终点细胞和中转细胞，...

【专利技术属性】
技术研发人员：戴瑾，
申请(专利权)人：上海磁宇信息科技有限公司，
类型：发明
国别省市：上海,31