一种亚阈值存储单元阵列容量和密度的增强电路制造技术

一种亚阈值存储单元阵列容量和密度的增强电路，由第一、第二增强晶体管、第一、第二屏蔽传输门，以及第一、第二逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入／输出端连接并作为位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入／输出端连接并作为位线的非端，第一增强晶体管的体端与栅端相连，第一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输出／输入端连接，另一端接地，增强晶体管的体端与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏蔽传输门的输出／输入端连接，第二逻辑存储电容的另一端接地。

【技术实现步骤摘要】

本专利技术主要用于增加亚阈值存储单元阵列列线上可以串联的存储单元数，从 而增强存储单元阵列容量和密度。它主要工作在亚阈值区域(电源电压小于晶体 管的阈值电压)，通过屏蔽逻辑，屏蔽未选中存储单元的匹配管漏电流对位线逻 辑的影响，使得位线逻辑仅受选中存储单元开启电流的影响，从而增强选中存储 单元开启电流对位线摆幅的影响，使得较大规模存储单元阵列成为可能。
技术介绍
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出 了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压 (Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设 计更是凸显了亚阈值设计的低功耗优越性。但是在具体的实现过程中该设计也引入了一系列问题1)开启、关断电流比(Ion/Ioff)较小——正常的设计中开启、 关断电流比(Ion/Ioff)大致为107，而在亚阈值设计中该值仅为103-104; 2)同 一位线串联的存储单元数受限，以致存储单元阵列的容量受限，面积损耗大；3) 读周期中位线摆幅较小，敏感放大器的检测容限较小；4)性能易受工艺偏差的 影响等。问题的关键点是由于亚阈值区域内位线上未被选中逻辑单元匹配管的漏 电流对存储单元阵列的影响远远大于相应条件下它在超阈值区域的影响，而且该 影响会在工艺偏差的影响下进一步恶化。如果没有留有足够的冗余度(位线上串 联存储单元数大于一定限度)，被选中单元的开启电流可能会被累积的未被选中 存储单元的漏电流干扰，以致后续电路无法识别正确的逻辑，造成存储单元的读 写失效(图1)。考虑到工艺偏差及后续敏感放大器的偏置电压，单个位线上存 储单元数会被进一步限制。目前的亚阈值区域的存储单元阵列设计倾向于两种设 计方式1)仔细计算各种工艺角内晶体管开启电流和关断电流的比例关系，严4格控制同一位线上串联的存储单元的数目；2)在存储单元内部加上漏电流补偿 逻辑。但是存储单元阵列是大容量逻辑部件，对设计密度有着较高的要求，上面 两种方法都不能有效的解决存储单元阵列芯片面积消耗过大的问题。
技术实现思路
本专利技术根据亚阈值区域内电路具有的特性，针对亚阈值存储电路面临的关键 问题，提供了一种减小位线漏电流，提高存储单元上拉能力的亚阈值存储单元阵 列容量和密度的增强电路。本专利技术采用如下技术方案一种亚阈值存储单元阵列容量和密度的增强电路，由第一增强晶体管、第二 增强晶体管、第一屏蔽传输门、第二屏蔽传输门，以及第一逻辑存储电容、第二 逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电 源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入/输出端连接并作为存 储单元阵列的位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入/输出端连接并作为存储单元阵列的位线的非端，第一增强晶体管的体端与栅端相连，第 一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输 出/输入端连接，所述第一逻辑存储电容的另一端接地，第二增强晶体管的体端 与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏 蔽传输门的输出/输入端连接，所述第二逻辑存储电容的另一端接地，所述第一 屏蔽传输门及第二屏蔽传输门的控制端用于增强控制信号的输入，所述第一屏蔽 传输门及第二屏蔽传输门的互补控制端用于增强控制信号的非输入。本专利技术工作在亚阈值区域能够通过自动屏蔽位线漏电流对位线逻辑的影响， 把存储单元阵列的容量和密度提高几倍，特别适用于有大容量、高密度需求的亚阈值超低功耗存储单元阵列。 优点效果(1)记录初始状态下互补位线上的逻辑电压值，并将其分别存储在第一逻 辑存储电容、第二逻辑存储电容中，在具体的读写操作时，将第一逻辑存储电容、 第二逻辑存储电容存储的互补位线上的逻辑电压值作为第一增强晶体管、第二增强晶体管的开关控制信号，动态控制电源电压Vdd向互补位线对上充电的大小，减小亚阈值区域内位线上未选中存储单元的漏电流对位线逻辑的影响。(2) 处于亚阈值区域的存储单元上拉能力普遍较弱，该电路可以根据存储 单元阵列上存储的实际信息自动调节相应的上拉驱动。即使在无外接敏感放大器 的情况下依然能够正确识别位线高逻辑电平。(3) 晶体管的体端直接与晶体管栅端相连。针对亚阈值区域特有的连接方 式，使得1)开启状态时，晶体管阈值电压较小，开启电流大；2)关断状态时， 阈值电压与常规连接方式连接晶体管的阈值电压相同，从而导致关断电流等电气 性能均相同。在这种设计模式下，本专利技术的开启、关断电流比(Ion/Ioff)增强，从一个方面削弱了处于亚阈值区域电路的漏电流对电路性能的影响。(4) 本专利技术面积消耗小。(5) 时序控制信号简单，避免了处于亚阈值区电路的延时偏差较大引入的错误。(5) 应用于亚阈值区电路设计，具有功耗低的显著特点。(6) 本专利技术的工艺容忍度优势较为明显。蒙特卡罗分析表明采用本专利技术可 以稳定减小位线存储单元漏电流。附图说明图1是一列亚阈值存储阵列的逻辑框图，及最差情况下位线漏电流的影响示意图图2是本专利技术亚阈值存储单元阵列容量和密度的增强电路结构图，其中，图 2 (a)是本专利技术第一屏蔽传输门电路结构图，图2 (b)是本专利技术第二屏蔽传输 门电路结构图。图3是预充/平衡电路结构。本专利技术的增强电路时序需要与预充/平衡电路的 时序配合图4是已配合的增强电路与预充/平衡电路控制时序及波形图。 图5是采用增强电路的互补位线波形图以及未采用增强电路的互补位线波形 图的比较以及他们的控制信号。图6是采用本专利技术和未采用本专利技术时读1操作时，位线上的电压信号。具体技术方式一种亚阈值存储单元阵列容量和密度的增强电路，参照图2，由第一增强晶体管P1、第二增强晶体管P2、第一屏蔽传输门T1、第二屏蔽传输门T2，以及 第一逻辑存储电容CAP1、第二逻辑存储电容CAP2组成，第一增强晶体管Pl 的源端与第二增强晶体管P2的源端连接并接电源电压，第一增强晶体管Pl的 漏端与第一屏蔽传输门Tl的输入喻出端连接并作为存储单元阵列的位线端，第 二增强晶体管P2的漏端与第二屏蔽传输门T2的输入/输出端连接并作为存储单 元阵列的位线的非端，第一增强晶体管P1的体端与栅端相连，第一增强晶体管 Pl的栅端与第一逻辑存储电容CAP1的一端连接并与第一屏蔽传输门T1的输出 /输入端连接，所述第一逻辑存储电容CAP1的另一端接地，第二增强晶体管P2 的体端与栅端相连，第二增强晶体管P2的栅端与第二逻辑存储电容CAP2的一 端连接并与第二屏蔽传输门T2的输出/输入端连接，所述第二逻辑存储电容 CAP2的另一端接地，所述第一屏蔽传输门Tl及第二屏蔽传输门T2的控制端/^用于增强控制信号的输入，所述第一屏蔽传输门T1及第二屏蔽传输门T2的互补控制端comp用于增强控制信号的非输入。所述的第一屏蔽传输门Tl由第一尸MOS管TP1及第一iVMOS管TN1组成，第一PM0S管TP1的体端与栅端相连并作为第一屏蔽传输门T1的控制端^ ， 第一 iVMOS管TN1的体端与栅端相连并作为第一屏蔽传输门Tl的互补本文档来自技高网...

【技术保护点】
一种亚阈值存储单元阵列容量和密度的增强电路，其特征在于：　由第一增强晶体管（Ｐ１）、第二增强晶体管（Ｐ２）、第一屏蔽传输门（Ｔ１）、第二屏蔽传输门（Ｔ２），以及第一逻辑存储电容（ＣＡＰ１）、第二逻辑存储电容（ＣＡＰ２）组成，第一增强晶 体管（Ｐ１）的源端与第二增强晶体管（Ｐ２）的源端连接并接电源电压，第一增强晶体管（Ｐ１）的漏端与第一屏蔽传输门（Ｔ１）的输入／输出端连接并作为存储单元阵列的位线端，第二增强晶体管（Ｐ２）的漏端与第二屏蔽传输门（Ｔ２）的输入／输出端连接并作为存储单元阵列的位线的非端，第一增强晶体管（Ｐ１）的体端与栅端相连，第一增强晶体管（Ｐ１）的栅端与第一逻辑存储电容（ＣＡＰ１）的一端连接并与第一屏蔽传输门（Ｔ１）的输出／输入端连接，所述第一逻辑存储电容（ＣＡＰ１）的另一端接地，第二增强晶体管（Ｐ２）的体端与栅端相连，第二增强晶体管（Ｐ２）的栅端与第二逻辑存储电容（ＣＡＰ２）的一端连接并与第二屏蔽传输门（Ｔ２）的输出／输入端连接，所述第二逻辑存储电容（ＣＡＰ２）的另一端接地，所述第一屏蔽传输门（Ｔ１）及第二屏蔽传输门（Ｔ２）　的控制端（ｃｏｍｐ）用于增强控制信号的输入，所述第一屏蔽传输门（Ｔ１）及第二屏蔽传输门（Ｔ２）的互补控制端（ｃｏｍｐ）用于增强控制信号的非输入。...

【技术特征摘要】
1.一种亚阈值存储单元阵列容量和密度的增强电路，其特征在于由第一增强晶体管(P1)、第二增强晶体管(P2)、第一屏蔽传输门(T1)、第二屏蔽传输门(T2)，以及第一逻辑存储电容(CAP1)、第二逻辑存储电容(CAP2)组成，第一增强晶体管(P1)的源端与第二增强晶体管(P2)的源端连接并接电源电压，第一增强晶体管(P1)的漏端与第一屏蔽传输门(T1)的输入/输出端连接并作为存储单元阵列的位线端，第二增强晶体管(P2)的漏端与第二屏蔽传输门(T2)的输入/输出端连接并作为存储单元阵列的位线的非端，第一增强晶体管(P1)的体端与栅端相连，第一增强晶体管(P1)的栅端与第一逻辑存储电容(CAP1)的一端连接并与第一屏蔽传输门(T1)的输出/输入端连接，所述第一逻辑存储电容(CAP1)的另一端接地，第二增强晶体管(P2)的体端与栅端相连，第二增强晶体管(P2)的栅端与第二逻辑存储电容(CAP2)的一端连接并与第二屏蔽传输门(T2)的输出/输入端连接，所述第二逻辑存储电容(CAP2)的另一端接地，所述第一屏蔽传输门(T1)及第二屏蔽传输门(T2) 的控制端(<overscore>comp</overscore>)用于增强控制信号的输入，所述第一屏蔽传输门(T1)及第二屏蔽传输门(T2)的互补控制端(comp)用于增强控制信号的非输入。2. 根据权...

【专利技术属性】
技术研发人员：李杰，柏娜，凌明，卜爱国，王超，胡晨，
申请(专利权)人：东南大学，
类型：发明
国别省市：84[中国|南京]