半导体存储装置制造方法及图纸

提供一种按照ＳＲＡＭ规格动作、进行通常的存取时不会受更新影响而延迟，可以比现有技术缩短存储周期的半导体存储装置。ＡＴＤ电路（４）接受到地址（Ａｄｄｒｅｓｓ）的变化，在地址时滞期间经过后，使地址变化检测信号（ＡＴＤ）输出单触发脉冲。有写入请求时，在地址时滞期间内使写入使能信号（／ＷＥ）上升。首先，从单触发脉冲的上升开始写入或读出，写入时，使用前面的写入请求时提供的地址及数据进行延迟写入。然后，从单触发脉冲的下降到后续的存储周期的地址时滞期间结束之前进行更新。根据写入使能信号（／ＷＥ）的上升把地址及数据存入到寄存器电路（３，１２），以便下一写入请求时的延迟写入能够使用。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，存储单元阵列由和DRAM(动态随机存取存储器)相同的存储单元构成，而且，从半导体存储装置的外部看时，其动作规格和通用的SRAM(静态RAM)相同。本专利技术特别涉及一种适合于以手提电话和PHS(个人手提电话系统)等为代表的便携设待机半导体存储装置。
技术介绍
作为可随机存取的半导体装置，最具代表性的是SRAM和DRAM。和DRAM相比，SRAM一般速度快，只要供给电源并输入地址，就能捕捉该地址的变化，使内部的时序逻辑电路动作并进行读出·写入。这样，SRAM与DRAM比，只要提供单纯的输入信号波形就能动作，所以，生成这种输入信号波形的电路构成可以做到简单化。另外，SRAM不需要象DRAM那样进行更新，以持续保持存储单元所存储的数据，所以使用容易，同时因不需要更新，还具有待机状态时的数据保持电流小的优点。因为有上述特征，所以SRAM被广泛应用于各种用途上。但是，SRAM一般是每一个存储单元需要6个晶体管，所以在谋求大容量化方面和DRAM比，除芯片尺寸变大外，还具有价格上不得不比DRAM贵的缺点。另一方面，DRAM使用的地址，必须分2次分别提供行地址和列地址，所以需要用RAS(行地址选通)/CAS(列地址选通)作为规定这些地址的取入定时的信号，因此需要定期更新存储单元等，这样和SRAM比，除定时控制复杂外，更新控制电路等也显得格外的不必要。另外，DRAM在没有从外部的存取时，也需要更新存储单元，所以存在消耗电流大的问题。但是，DRAM的存储单元可以由1个电容和1个晶体管构成，所以不加大芯片尺寸就能较容易地做到大容量化。因此，为构成相同存储容量的半导体存储装置时，DRAM要比SRAM便宜。但是，以手提电话等为代表的便携设备采用的半导体存储装置在此前一直是以SRAM为主。这是因为，此前的手提电话只配置有简单的功能，不需要大容量的半导体存储装置，和DRAM比，在定时控制等方面使用容易，待机电流小，消耗功率低，所以适合于需要尽可能地延长连续通话时间、连续待听时间的手提电话等。然而，现在功能配置非常丰富的手提电话已出现，能够实现电子邮件的收发功能、访问各种站点取得附近的餐馆等的城市信息等功能。不仅如此，最新的手提电话还配置有访问因特网上的WEB服务器，简略显示主页内容的功能，可以想象，将来可以和现在的桌式电脑一样自由访问因特网上的主页等。为实现这种功能，象过去的手提电话那样只作单纯的文本显示已不能满足请求，给用户提供各种多媒体信息的图像显示就必不可缺。这样，就需要把从公众网等接收的大量数据暂时存储在手提电话内的半导体存储装置上。即，用于今后的便携设备上的半导体存储装置，其必须条件是要具备DRAM那样的大容量。而小型轻量又是便携设备的绝对条件，所以半导体存储装置的大容量化，不可避免地带来了机器本身的大型化·重量化。如上所述，作为便携设待机半导体存储装置，从使用简便、消耗功率上考虑是SRAM比较适合，而从大容量化方面看则是DRAM比较适合。即，可以说分别吸收了SRAM及DRAM的优点的半导体存储装置，最适合今后的便携设备。这种半导体存储装置，使用和DRAM相同的存储单元，但从外部看又具有和SRAM基本相同的规格，被称为“虚拟SRAM”已被开始研究。虚拟SRAM不必象DRAM那样，把地址分别分为行地址和列地址进行提供，另外，该区分所需的RAS、CAS定时信号也不再需要。虚拟SRAM和通用SRAM相同，只需提供一次地址，就能以相当于时钟同步型半导体存储装置的时钟的芯片使能信号为触发，把地址存入内部，进行读出/写入。虚拟SRAM不仅和通用SRAM具有完全的互换性，而且许多虚拟SRAM还具备从外部控制存储单元的更新所需的更新控制用端子，必须在虚拟SRAM的外部控制更新。这样和SRAM比，许多虚拟SRAM具有不容易使用，需要具备更新控制用多余电路的缺点。下面介绍的虚拟SRAM，不需要在虚拟SRAM外部控制更新，可以和通用SRAM在完全相同的规格下动作，但是这种虚拟SRAM还具有下述各种缺点。首先，作为第1相关技术列举的是特开平4-243087号公报公开的半导体存储装置。该相关技术的虚拟SRAM自身不具有更新定时器，定时器设置在虚拟SRAM的外部。在更新时间经过后，有最初存取请求时，在虚拟SRAM的外部生成OE(输出使能)信号，根据该OE信号进行更新后，进行与该存取请求相对应的读出或写入。但是，该第1相关技术的这种构成的消耗功率过大，有不适合以长时间使用为前提的电池驱动型手提电话等低功率消耗产品的问题。尽管如此，第1相关技术在芯片使能信号有效的时刻，虚拟SRAM锁存从外部输入的地址而动作。即，第1相关技术中每向虚拟SRAM存取时，都需要改变芯片使能信号，由于在贴片基板上布线的芯片使能信号的总线的充放电电流，使得消耗功率变大。另外，在第1相关技术中，有从虚拟SRAM外部读出请求时，先进行更新后，再进行与该读出请求相对应的存储单元的读出。因此，存在读出动作的开始时间被延迟的问题，被延时时间为更新动作所需的时间。即，从确定地址的时刻到输出读出数据的时刻的地址存取时间(以下称“TAA”)增多。这个问题在写入时也会同样发生。例如，即使写入使能信号和写入数据在存储周期内的早期时间被提供，也有更新不结束写入动作不能开始的问题。下面作为第2相关技术，列举的是专利第2529680号公报(特开昭63-206994号公报)公开的半导体存储装置。该相关技术，除公开了和从外部控制更新的现有的虚拟SRAM相同的构成外，还公开了使用该虚拟SRAM的构成、并进行了改进的构成。前述构成中，接受到输出使能信号有效信息后，生成地址变化检测信号，根据在虚拟SRAM内部生成的更新地址进行更新后，在输出使能信号无效的时刻，再次生成地址变化检测信号，对从虚拟SRAM外部提供的外部地址也进行更新。但是，如果输出使能信号是按每个更新间隔定期产生的，那么以外部地址为对象的后者的更新本来就不需要，相对于外部地址的更新，相应地就成了功率消耗的浪费。另一方面，后者的构成中，捕捉外部地址的变化并产生地址变化检测信号，以该地址变化检测信号为契机，对在虚拟SRAM内部生成的更新地址进行更新，然后经过一定时间后，再次产生地址变化检测信号，并进行以外部地址为对象的通常的读出·写入。但是，如果要在地址更新后进行读出或写入，那么就会产生和第1相关技术相同的问题。这种构成会产生外部地址出现时滞(Skew)的问题。即，如果外部地址中出现时滞，则会因此产生多个地址变化检测信号。因此，即使可以用最初的地址变化检测信号起动更新，但由于第2个以后的地址变化检测信号的存在，使本来应在更新结束后进行的对外部地址的存取被起动。即，此时，尽管是在更新过程中，因对外部地址的存取请求已被实施，所以产生下述问题。因为DRAM的存储单元一般是破坏读出，所以使某字线激活，用读出放大器进行读出时，需要把原来存储在与该字线连接的所有存储单元上的数据，从该读出放大器写回到存储单元。但是，上述更新过程中，通常的读出或写入被起动时，多个字线会被同时激活。这样，与这些字线连接的存储单元的数据被同时读出到同一位线上，使与应更新的存储单元的数据对应产生的位线上的电位变得不正确。因此，把该位线上的电位本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，包括： 存储单元阵列，由需要更新的存储单元构成； 存取电路，在对前述存储单元阵列进行对存取地址的读出或写入之后，进行前述存储单元阵列的更新； 控制电路，在输入相对于前述存取地址非同步提供的写入请求及写入数据的存储周期之后的时刻，通过延迟写入，在前述存取电路中进行使用在该存储周期提供的前述存取地址及前述写入数据的写入。

【技术特征摘要】
JP 2000-4-11 109689/00;JP 2001-4-4 105837/011.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，在对前述存储单元阵列进行对存取地址的读出或写入之后，进行前述存储单元阵列的更新；控制电路，在输入相对于前述存取地址非同步提供的写入请求及写入数据的存储周期之后的时刻，通过延迟写入，在前述存取电路中进行使用在该存储周期提供的前述存取地址及前述写入数据的写入。2.如权利请求1所述的半导体存储装置，其特征在于，前述控制电路，在提供了前一前述写入请求的下一写入请求的存储周期，通过延迟写入进行对应该前一写入请求的写入。3.如权利请求1所述的半导体存储装置，其特征在于，前述控制电路，在提供前述写入请求的存储周期，当前述写入请求消失时，取入在该存储周期提供的前述存取地址及前述写入数据，并用于前述延迟写入。4.如权利请求1所述的半导体存储装置，其特征在于，前述控制电路，检测芯片是处于非选择状态还是非激活状态，在该非选择状态或该非激活状态进行前述延迟写入。5.如权利请求1所述的半导体存储装置，其特征在于，包括地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化，前述控制电路，以该检测时刻为基准，在控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的、设定为时滞的最大值以上的时滞期间经过后，开始前述读出或前述写入。6.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，在对前述存储单元阵列进行对存取地址的读出或向存取地址的写入之后，进行前述存储单元阵列的更新，前述写入以向前述存储单元非同步地提供的写入请求和写入数据为基础；地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化；控制电路，以该检测时刻为基准，在控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞设定为最大值以上的时滞期间经过后，开始前述读出或前述写入。7.如权利请求5或6所述的半导体存储装置，其特征在于，前述控制电路，在确定是否提供了前述写入请求的时刻以后，设定前述时滞期间的结束时间。8.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，在同一存储周期中，在对前述存储单元阵列进行相对于存取地址的读出或写入之后，进行前述存储单元阵列的更新；地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化；以及控制电路，以该检测时刻为基准，把控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞具有最大值以上长度的时滞期间的结束时间，设定在相对于前述存取地址非同步提供的写入请求及写入数据的确定时刻以后。9.如权利请求5，6，8的任一项所述的半导体存储装置，其特征在于，前述控制电路，在已有读出请求或写入请求的当前存储周期的前面的存储周期开始的写入、读出或更新，在前述当前存储周期的时滞期间的结束时间之前仍未完成时，可以在前述写入、读出或更新结束之前，延时前述当前存储周期的写入或读出的开始。10.如权利请...

【专利技术属性】
技术研发人员：高桥弘行，稻叶秀雄，中川敦，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]