用以增强存储单元阵列容量和密度的亚阈值敏感放大电路制造技术

一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路，设有五个ＰＭＯＳ管Ｐ１～Ｐ５及六个ＮＭＯＳ管Ｎ１～Ｎ６，ＰＭＯＳ管Ｐ１源端接电源，漏端与Ｐ４、Ｐ５的源端相连，ＰＭＯＳ管Ｐ２源端接电源，漏端与Ｐ４的栅端、ＮＭＯＳ管Ｎ１的漏端连接于位线ＢＬ，ＰＭＯＳ管Ｐ３源端接电源，漏端与Ｐ５的栅端、ＮＭＯＳ管Ｎ２的漏端连接于位线非ＮＢＬ，ＮＭＯＳ管Ｎ３的栅端、Ｎ４的栅端与Ｐ１的栅端连接于敏感放大器使能信号ｐｒｅ，ＮＭＯＳ管Ｎ３的源端、Ｎ４的源端与地连接，ＮＭＯＳ管Ｎ１的源端及Ｎ２的源端与地连接，ＮＭＯＳ管Ｎ５的源端及Ｎ６的源端与地连接，ＰＭＯＳ管Ｐ２栅端、Ｐ４的漏端、与ＮＭＯＳ管Ｎ３的漏端、Ｎ１的栅端、Ｎ５的漏端、Ｎ６的栅端连接，ＰＭＯＳ管Ｐ３栅端、Ｐ５的漏端、与ＮＭＯＳ管Ｎ４的漏端、Ｎ２的栅端、Ｎ５的栅端、Ｎ６的漏端连接。

【技术实现步骤摘要】

本专利技术涉及亚阈值领域(电源电压小于晶体管的阈值电压)的敏感放大电路，特别是一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路。它主要针对亚阈值 区域内存储单元读、写能力普遍较弱的情况，根据被选中存储单元内的实际信息，动态补偿 读、写能力，从而增强选中存储单元开启电流对位线摆幅的影响，使得较大规模存储单元阵 列成为可能。
技术介绍
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。 市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要 求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值 区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动 态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。但是 在具体的实现过程中该设计也引入了一系列问题1)实际运行时，存储单元读、写能力普 遍较弱；2)同一位线串联的存储单元数受限，以致存储单元阵列的容量受限，面积损耗大； 3)读周期中位线摆幅较小，敏感放大器的检测容限较小；4)性能易受工艺偏差的影响等。 问题的本文档来自技高网...

【技术保护点】
一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路，其特征在于：设有包括五个ＰＭＯＳ管Ｐ１～Ｐ５及六个ＮＭＯＳ管Ｎ１～Ｎ６，共１１个晶体管，其中，ＰＭＯＳ管Ｐ１的源端接电源，ＰＭＯＳ管Ｐ１的漏端与ＰＭＯＳ管Ｐ４及ＰＭＯＳ管Ｐ５的源端共同连接；ＰＭＯＳ管Ｐ２的源端接电源，ＰＭＯＳ管Ｐ２的漏端与ＰＭＯＳ管Ｐ４的栅端以及ＮＭＯＳ管Ｎ１的漏端共同连接于一点且此点连接位线ＢＬ；ＰＭＯＳ管Ｐ３的源端接电源，ＰＭＯＳ管Ｐ３的漏端与ＰＭＯＳ管Ｐ５的栅端以及ＮＭＯＳ管Ｎ２的漏端共同连接于一点且此点连接位线非ＮＢＬ；ＮＭＯＳ管Ｎ３的栅端与ＮＭＯＳ管Ｎ４的栅端以及ＰＭＯＳ管Ｐ１的栅端共同连接于一点且此点连接本放...

【技术特征摘要】

【专利技术属性】
技术研发人员：柏娜，黄凯，陈鑫，杨军，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：84[中国|南京]