常关型III族氮化物晶体管制造技术

在所描述实例中，一种在III‑N层堆叠上含有增强模式GaN FET(102)的半导体装置(100)包含：经低掺杂GaN层(112)；势垒层(114)，其包含铝，位于所述经低掺杂GaN层上方；应力源层(116)，其包含铟，位于所述势垒层上方；及帽盖层(118)，其包含铝，位于所述应力源层上方。栅极凹部(120)延伸穿过所述帽盖层(118)及所述应力源层(116)，但不穿过所述势垒层(114)。所述半导体装置(100)通过以下操作而形成：利用高温MOCVD工艺形成所述势垒层(114)；利用低温MOCVD工艺形成所述应力源层(116)；及利用低温MOCVD工艺形成所述帽盖层(118)。所述栅极凹部(120)通过两步骤蚀刻工艺而形成，所述两步骤蚀刻工艺包含用以移除所述帽盖层(118)的第一蚀刻步骤及用以移除所述应力源层(116)的第二蚀刻步骤。

Normally closed III group nitride transistor

In the described example, containing a GaN FET in III enhancement mode N layer stack (102) of the semiconductor device (100) includes: the low doped GaN layer (112); the barrier layer (114), which contains aluminum, located in the low doped GaN layer; stress source layer (116), which contains indium, located in the upper barrier layer; and a cap layer (118), which contains aluminum, located in the stressor layer. The gate recess (120) extends through the cap cap layer (118) and the source layer (116), but does not pass through the barrier layer (114). The semiconductor device (100) formed by the following steps: using high temperature MOCVD process forming the barrier layer (114); the formation of the stressor layer using low temperature MOCVD process (116); and the use of low temperature MOCVD process to form the cap layer (118). The concave portion of the gate electrode (120) formed by the two step etching process, the etching process contains two steps to remove the cap layer (118) of the first etching step and to remove the stressor layer (116) of the second etching steps.

【技术实现步骤摘要】
【国外来华专利技术】常关型III族氮化物晶体管
本专利技术一般来说涉及半导体装置，且更明确地说涉及半导体装置中的III-N场效应晶体管。
技术介绍
增强模式氮化镓场效应晶体管(GaNFET)包含凹陷栅极，所述凹陷栅极延伸到应力源层及势垒层中且与经低掺杂氮化镓(GaN)层垂直分离。通过蚀刻而形成栅极凹部以与经低掺杂GaN层具有所要垂直分离是有问题的。定时蚀刻在与经低掺杂GaN层的分离中会产生不可接受变化。使用蚀刻阻挡层来形成栅极凹部会在势垒层及/或应力源层中产生缺陷。
技术实现思路
在所描述实例中，一种在III-N层堆叠上含有增强模式GaNFET的半导体装置包含：经低掺杂GaN层；势垒层，其包含铝，安置在所述经低掺杂GaN层上方；应力源层，其包含铟，安置在所述势垒层上方；及帽盖层，其包含铝，安置在所述应力源层上方。所述增强模式GaNFET的栅极凹部延伸穿过所述帽盖层及所述应力源层，但不穿过所述势垒层。栅极电介质层安置在所述栅极凹部中，且栅极安置在所述栅极电介质层上。所述半导体装置通过以下操作而形成：利用高温金属有机化学气相沉积(MOCVD)工艺形成所述势垒层；利用低温MOCVD工艺形成所述应力源层；及利用低温本文档来自技高网...

【技术保护点】
一种半导体装置，其包括：为III‑N材料的经低掺杂层；为III‑N材料的势垒层，其安置在所述经低掺杂层上方，所述势垒层具有小于1原子百分比铟；主要为氮化铟铝的应力源层，其位于所述势垒层上方，所述应力源层具有In0.05Al0.95N到In0.30Al0.70N的化学计量及1纳米到5纳米的厚度；为III‑N材料的帽盖层，其安置在所述应力源层上方；栅极凹部，其在增强模式氮化镓场效应晶体管GaN FET中延伸穿过所述帽盖层及所述应力源层，其中所述栅极凹部不延伸穿过所述势垒层；栅极电介质层，其安置在所述势垒层上方于所述栅极凹部中；及所述增强模式GaN FET的栅极，其安置在所述栅极凹部中的所述栅极电介...

【技术特征摘要】
【国外来华专利技术】2015.03.30 US 14/673,8441.一种半导体装置，其包括：为III-N材料的经低掺杂层；为III-N材料的势垒层，其安置在所述经低掺杂层上方，所述势垒层具有小于1原子百分比铟；主要为氮化铟铝的应力源层，其位于所述势垒层上方，所述应力源层具有In0.05Al0.95N到In0.30Al0.70N的化学计量及1纳米到5纳米的厚度；为III-N材料的帽盖层，其安置在所述应力源层上方；栅极凹部，其在增强模式氮化镓场效应晶体管GaNFET中延伸穿过所述帽盖层及所述应力源层，其中所述栅极凹部不延伸穿过所述势垒层；栅极电介质层，其安置在所述势垒层上方于所述栅极凹部中；及所述增强模式GaNFET的栅极，其安置在所述栅极凹部中的所述栅极电介质层上方。2.根据权利要求1所述的半导体装置，其中所述势垒层具有Al0.10Ga0.90N到Al0.30Ga0.70N的化学计量及1纳米到5纳米的厚度。3.根据权利要求1所述的半导体装置，其中所述应力源层具有In0.16Al0.84N到In0.18Al0.82N的化学计量及3.5纳米到4.5纳米的厚度。4.根据权利要求1所述的半导体装置，其中所述帽盖层具有Al0.05Ga0.95N到Al0.30Ga0.70N的化学计量及4纳米到20纳米的厚度。5.一种半导体装置，其包括：为III-N材料的经低掺杂层；为III-N材料的势垒层，其安置在所述经低掺杂层上方，所述势垒层具有小于1原子百分比铟；主要为氮化铟铝的应力源层，其位于所述势垒层上方，所述应力源层具有In0.05Al0.95N到In0.30Al0.70N的化学计量及1纳米到5纳米的厚度；为III-N材料的帽盖层，其安置在所述应力源层上方；栅极凹部，其在增强模式GaNFET中延伸穿过所述帽盖层及所述应力源层，其中所述栅极凹部不延伸穿过所述势垒层；所述增强模式GaNFET的栅极电介质层，其安置在所述势垒层上方于所述栅极凹部中；所述增强模式GaNFET的栅极，其安置在所述栅极凹部中的所述栅极电介质层上方；耗尽模式GaNFET的栅极电介质层，其安置在所述帽盖层、所述应力源层及所述势垒层上方；及所述耗尽模式GaNFET的栅极，其安置在所述耗尽模式GaNFET的所述栅极电介质层上方。6.根据权利要求5所述的半导体装置，其中所述势垒层具有Al0.10Ga0.90N到Al0.30Ga0.70N的化学计量及1纳米到5纳米的厚度。7.根据权利要求5所述的半导体装置，其中所述应力源层具有In0.16Al0.84N到In0.18Al0.82N的化学计量及3.5纳米到4.5纳米的厚度。8.根据权利要求5所述的半导体装置，其中所述帽盖层具有Al0.05Ga0.95N到Al0.30Ga0.70N的化学计量及4纳米到20纳米的厚度。9.根据权利要求5所述的半导体装置，其中：所述增强模式GaNFET的所述栅极电介质层及所述耗尽模式GaNFET的所述栅极电介质层具有基本上相同厚度及组合物；且所述增强模式GaNFET的所述栅极及所述耗尽模式GaNFET的所述栅极具有基本上相同组合物。10.一种形成半导体装置的方法，其包括：在衬底上方于用于增强模式GaNFET的区域中形成为III-N材料的经低掺杂层；通过金属有机化学气相沉积MOCVD工艺在所述经低掺杂层上方形成为III-N材料的势垒层，所述势垒层具有小于1原子百分比铟；通过MOCVD工艺在所述势垒层上方形成为III-N材料的应力源层，所述应力源层具有In0.05Al0.95N到In0.30Al0.70N的化学计量及1纳米到5纳米的厚度；通过MOCVD工艺在所述应力源层上方形成为III-N材料的帽盖层；在所述帽盖层上方形成凹部掩模，所述凹部掩模暴露用于所述增强模式GaNF...

【专利技术属性】
技术研发人员：Q·法里德，N·蒂皮尔内尼，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US