半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极绝缘层和假栅极层，其中假栅极层在鳍片上方具有突起；在假栅极层上形成盖层；选择性刻蚀，去除假栅极层的突起；去除盖层。依照本发明专利技术的半导体器件制造方法，沉积假栅极层之后增添了盖层，通过选择性刻蚀来平坦化假栅极层，有效提高了假栅极的平坦性以及栅极线条的均匀性和重复性，最终有效提高了器件的性能和可靠性。

Method for manufacturing semiconductor device

The invention discloses a method for manufacturing a semiconductor device, comprising: forming a plurality of fins extending along a first direction on a substrate; a dummy gate insulating layer extending along the second direction and a dummy gate layer is formed on the fin, the dummy gate layer with protrusions in the fin above; a cap layer is formed in the false gate layer; selective etching, removing a dummy gate layer processes; removal of cover. According to the invention discloses a semiconductor device manufacturing method, after the deposition of a dummy gate layer adds a cover layer, through selective etching to planarize a dummy gate layer, effectively improve the flatness of the dummy gate and the gate lines of uniformity and repeatability, and ultimately improve the device performance and reliability.

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种能提高假栅极堆叠平坦性的三维多栅FinFET制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极绝缘层和假栅极层，其中假栅极层在鳍片上方具有突起；在假栅极层上形成盖层；选择性刻蚀，去除假栅极层的突起；去除盖层。

【技术特征摘要】
1.一种半导体器件制造方法，包括：
在衬底上形成沿第一方向延伸的多个鳍片；
在鳍片上形成沿第二方向延伸的假栅极绝缘层和假栅极层，其中
假栅极层在鳍片上方具有突起；
在假栅极层上形成盖层；
选择性刻蚀，去除假栅极层的突起；
去除盖层。
2.如权利要求1的方法，其中，去除盖层之后，进一步包括：
图案化假栅极绝缘层和假栅极层形成假栅极堆叠结构；
在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；
去除假栅极堆叠结构，形成栅极沟槽；
在栅极沟槽中形成栅极堆叠结构。
3.如权利要求2的方...

【专利技术属性】
技术研发人员：殷华湘，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11