半导体装置制造方法及图纸

一种半导体装置，包括衬底、绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括沟槽、第一半导体鳍及第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一介电顶盖。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二介电顶盖。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。

Semiconductor device

A semiconductor device includes a substrate, an insulator, a gate dielectric layer, a first gate structure, and a two gate structure. The substrate includes a trench, a first semiconductor fin, and a two semiconductor fin. The first gate structure is configured on the gate dielectric layer and partially covers the first semiconductor fin. The first gate structure includes a first metal gate and a first dielectric cap covering the first metal gate. The second gate structure is configured on the gate dielectric layer and partially covers the second semiconductor fin. The second gate structure includes a second metal gate and a second dielectric cap covering the second metal gate. The work function of the first metal gate is smaller than the work function of the second metal gate, and the thickness of the first dielectric cover is smaller than the thickness of the second dielectric cover.

【技术实现步骤摘要】
半导体装置
本专利技术的实施例涉及一种半导体装置。
技术介绍
随着半导体装置的大小不断按比例缩减，已开发出三维多栅极结构(例如鳍型场效晶体管(fin-typefieldeffecttransistor，FinFET))以取代平面的互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)装置。鳍型场效晶体管的结构性特征为从衬底的表面直立延伸的硅系鳍，且包绕于由所述鳍形成的导电沟道周围的栅极进一步提供对所述沟道的更好的电性控制。目前，为了实现具有低且对称的阈值电压(Vth)的n型鳍型场效晶体管及p型鳍型场效晶体管，在n型鳍型场效晶体管及p型鳍型场效晶体管的金属栅极制作中使用不同的功函数金属。在目前的金属栅极回蚀(etchback)工艺期间，鳍型场效晶体管的良率(yieldrate)及可靠性可能劣化。
技术实现思路
本专利技术的实施例提出一种半导体装置，包括衬底、绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括沟槽、第一半导体鳍及第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一介电顶盖。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二介电顶盖。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1A至图1K是根据某些实施例的半导体装置的n型鳍型场效晶体管的制作方法的立体图。图2A至图2K是根据某些实施例的半导体装置的p型鳍型场效晶体管的制作方法的立体图。[符号的说明]100：衬底100a：图案化衬底102a：垫层102a’：图案化垫层102b：掩模层102b’：图案化掩模层104：图案化光刻胶层106：沟槽108a：第一半导体鳍108b：第二半导体鳍110：绝缘材料110’：经抛光的绝缘材料110a：绝缘体112：栅极介电层114a：第一拟栅极条114b：第二拟栅极条116a：第一间隔壁116b：第二间隔壁118：图案化介电层120：第一金属栅极120a：第一功函数金属120b：第一主金属122：第二金属栅极122a：第二功函数金属122b：第二主金属124a：第一介电顶盖124b：第二介电顶盖C1：第一空腔C2：第二空腔D1、D2：长度方向GR1：第一栅极凹陷GR2：第二栅极凹陷SW1、SW2：侧壁T1、T2、T3、T4：顶表面TH1、TH2：最大厚度具体实施方式以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。本专利技术的实施例阐述鳍型场效晶体管的示例性制作工艺。在本专利技术的某些实施例中可在块状硅(bulksilicon)衬底上形成鳍型场效晶体管。再者，作为替代形式，可在绝缘体上硅(silicon-on-insulator，SOI)衬底或绝缘体上锗(germanium-on-insulator，GOI)衬底上形成鳍型场效晶体管。此外，根据实施例，所述硅衬底可包括其他导电层或其他半导体元件(例如晶体管、二极管等)。所述实施例在本上下文中不受限制。图1A至图1K是根据某些实施例的半导体装置的n型鳍型场效晶体管的制作方法的立体图，且图2A至图2K是根据某些实施例的半导体装置的p型鳍型场效晶体管的制作方法的立体图。参照图1A及图2A，提供衬底100。在一个实施例中，衬底100包括晶体硅衬底(例如，晶片)。根据设计要求，衬底100可包括各种n型掺杂区及p型掺杂区。图1A中所示的衬底100的部分被掺杂以n型掺杂剂，而图2A中所示的衬底100的部分被掺杂以p型掺杂剂。举例来说，所述p型掺杂剂可为硼或BF2或者其组合，而所述n型掺杂剂可为磷、砷或其组合。在某些实施例中，包括n型掺杂区及p型掺杂区的衬底100可为n型衬底或p型衬底，所述n型衬底具有形成于其中的p型掺杂区(例如，p井)，所述p型衬底具有形成于其中的n型掺杂区(例如，n井)。在某些替代实施例中，包括n型掺杂区及p型掺杂区的衬底100可由下列制成：其他合适的元素半导体，例如金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。在某些实施例中，在衬底100的n型掺杂区(在图1A中示出)及p型掺杂区(在图2A中示出)上依序形成垫层102a及掩模层102b。垫层102a可为例如由热氧化(thermaloxidation)工艺形成的氧化硅薄膜。垫层102a可作为衬底100与掩模层102b之间的粘着层。垫层102a也可作为刻蚀掩模层102b的刻蚀终止层。举例来说，掩模层102b是通过低压化学气相沉积(low-pressurechemicalvapordeposition，LPCVD)或等离子体增强型化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)而形成的氮化硅层。掩模层102b在后续光刻(photolithography)工艺期间被用作硬掩模。接着，在掩模层102b上形成具有预定图案的图案化光刻胶层104。参照图1A至图1B以及图2A至图2B，依序刻蚀未被图案化光刻胶层104覆盖的掩模层102b及垫层102a，以形成图案化掩模层102b’及图案化垫层102a’，从而暴露出下面的衬底100。利用图案化掩模层102b’、图案化垫层102a’及图案化光刻胶层104作为掩模，将衬底100图案化以形成图案化衬底100a。刻蚀衬底100被图案化掩模层102b’、图案化垫层102a’及图案化光刻胶层104所暴露出的部分，以形成沟槽106、形成于n型区(在图1B中示出)中的至少一个第一半导体鳍108a及形成于p型区(在图2B中示出)中的至少一个第二半导体鳍108b。第一半导体鳍108a是n型半导体鳍，且第二半导体鳍108b是p型半导本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包括：衬底，包括多个沟槽、位于所述沟槽之间的第一半导体鳍及位于所述沟槽之间的第二半导体鳍；多个绝缘体，位于所述沟槽中；栅极介电层，覆盖所述绝缘体、所述第一半导体鳍及所述第二半导体鳍；第一栅极结构，配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍，所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一顶表面的第一介电顶盖；以及第二栅极结构，配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍，所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二顶表面的第二介电顶盖，其中所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。

【技术特征摘要】
2016.03.07 US 15/062,2241.一种半导体装置，其特征在于，包括：衬底，包括多个沟槽、位于所述沟槽之间的第一半导体鳍及位于所述沟槽之间的第二半导体鳍；多个绝缘体，位于所述沟槽中；栅极介电层，覆盖所述绝缘体、所述第一半导体鳍及所述第二半导体鳍；第一栅极结构，配置于所述栅极介电层上并局部地覆盖所...

【专利技术属性】
技术研发人员：张哲诚，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71