比特级信元的阵列、复合推进存储器和计算机系统技术方案

比特级信元的阵列、复合推进存储器和计算机系统。一种适用于推进存储器的比特级信元的阵列，在所述阵列中与时钟信号同步地将一组字节大小或字大小的信息从所述推进存储器的输入侧朝着所述推进存储器块的输出侧逐步传送，所述比特级信元的阵列包括：第一比特级信元，其被配置为存储信号电荷；单元间信元，其被连接到所述第一比特级信元的输出端子；以及第二比特级信元，其被连接到所述单元间信元的输出端子，其中，所述单元间信元将所述信号电荷的存储状态在所述第一比特级信元和所述第二比特级信元之间隔离。

【技术实现步骤摘要】
比特级信元的阵列、复合推进存储器和计算机系统本申请是申请号为201380005030.5、国际申请号为PCT/JP2013/000760、申请日为2013年2月13日、专利技术名称为“没有存储器瓶颈的推进存储器、双向推进存储器、复合推进存储器和计算机系统”的专利技术专利申请的分案申请。
本专利技术涉及新存储器以及使用该新存储器的新计算机系统，其以低能耗高速操作。
技术介绍
自从冯·诺伊曼等人在60多年前开发出存储程序电子计算机之后，基本存储器存取原理一直没有改变。尽管对于整个范围的高性能计算(HPC)应用，计算机的处理速度多年来已显著增加，这或者通过器件技术，或者通过避免存储器存取的方案(例如，利用高速缓存)来实现。然而，存储器存取时间仍限制了性能。目前，计算机系统使用许多处理器11和许多大规模主存储器331，如图1所示。图1所示的计算机系统包括处理器11、高速缓冲存储器(321a,321b)和主存储器331。处理器11包括：控制单元111，其具有被配置为产生时钟信号的时钟发生器113；算术逻辑单元(ALU)112，其被配置为与时钟信号同步地执行算术和逻辑运算；指令寄存器文件(RF)322a，其连接到控制单元111；以及数据寄存器文件(RF)322b，其连接到ALU112。高速缓冲存储器(321a,321b)具有指令高速缓冲存储器321a和数据高速缓冲存储器321b。主存储器331的一部分和指令高速缓冲存储器321a通过线和/或总线电连接，其限制了存储器存取时间(或者具有冯·诺伊曼瓶颈)351。主存储器331的剩余部分和数据高速缓冲存储器321b电连接以允许相似的存储器存取351。另外，实现存储器存取352的线和/或总线在数据高速缓冲存储器321b和指令高速缓冲存储器321a与指令寄存器文件322a和数据寄存器文件322b之间电连接。尽管HPC系统预期以高速和低能耗操作，但是由于存储器存取瓶颈351、352，仍存在速度限制。瓶颈351、352归因于处理器11与主存储器331之间的布线，因为连线长度使对计算机的存取有所延迟，并且存在于线之间的杂散电容导致附加延迟。这种电容需要与11中的处理器时钟频率成比例的更多功耗。目前，一些HPC处理器利用多个向量算术流水线来实现。该向量处理器使得存储器带宽被更好地使用，并且对于可以按照向量记法表示的HPC应用而言是上位机。向量指令得自源程序中的循环，这些向量指令中的每一个在向量处理器中的算术流水线或者并行处理器中的对应单元中执行。这些处理方案的结果给出相同的结果。然而，即使基于向量处理器的系统也在所有单元之间具有存储器瓶颈351、352。即使在具有大存储器和宽带宽的单系统中，也出现相同瓶颈351、352，并且如果系统像并行处理器中一样由许多相同的单元组成，则瓶颈351、352不可避免。传统计算机系统中存在两个基本的存储器存取问题。第一个问题是布线不仅存在于存储器芯片与高速缓存之间或者甚至一个芯片上的这两个单元之间，而且存在于存储器系统内部。在芯片之间，这两个芯片/单元之间的布线由于容量和连线信号时间延迟而导致更多动态功耗。这扩展至与存取线路和剩余读/写线路有关的存储器芯片内的内部连线问题。因此，在存储器芯片之间和存储器芯片之内的布线中，存在由具有这些线的电容器引起的能耗。第二个问题是处理器芯片、高速缓存和存储器芯片之间的存储器瓶颈351、352。由于ALU可存取高速缓存或存储器的任何部分，所以存取路径351、352由长度较长的全局线组成。这些路径还在可用连线的数量方面受到限制。这种瓶颈似乎归因于诸如总线的硬件。特别是当存在高速CPU和大容量存储器时，这两者之间从根本上存在明显的瓶颈。去除瓶颈的关键是具有与CPU相同的存储器时钟循环。首先，必须创建寻址进程来改进存储器存取。其次，必须在存储器内部和存储器外部均显著降低由较长的线引起的时间延迟。通过解决这两个问题，实现了存储器与CPU之间的快速直接耦合，这使得计算机能够没有存储器瓶颈。处理器和处理器的外设由于这些问题而消耗总能量的70％，这分成用于提供指令的42％以及用于数据的28％，如图53所示。布线问题不仅产生功耗，而且产生信号的时间延迟。克服布线问题意味着消除限制数据/指令流的瓶颈351、352。如果我们可以去除芯片内/间的布线，则功耗、时间延迟和存储器瓶颈351、352的问题将被解决。
技术实现思路
本专利技术的一方面涉及一种包括存储器单元阵列的推进存储器，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，各个比特级信元包括：(a)传送晶体管，其具有通过第一延迟元件连接到时钟信号供应线的第一主电极以及通过第二延迟元件连接到设置在所述存储器单元阵列的输入侧的第一邻近比特级信元的输出端子的控制电极；(b)复位晶体管，其具有连接到所述传送晶体管的第二主电极的第一主电极、连接到所述时钟信号供应线的控制电极以及连接到地电势的第二主电极；以及(c)电容器，其被配置为存储比特级信元的信息，与所述复位晶体管并联连接，其中，连接所述传送晶体管的第二主电极与所述复位晶体管的第一主电极的输出节点用作比特级信元的输出端子，比特级信元的所述输出端子将存储在所述电容器中的信号输送至设置在所述存储器单元阵列的输出侧的第二邻近比特级信元。这里，对于场效应晶体管(FET)、静电感应晶体管(SIT)、高电子迁移率晶体管(HEMT)等，第一主电极应该被指派为源极或漏极，并且如果第一主电极被指派为源极，则第二主电极是漏极。另选地，如果第一主电极被指派为FET、SIT和HEMT等的漏极，则第二主电极为源极。类似地，对于双极结型晶体管(BJT)，第一主电极应该被指派为发射极或集电极，并且如果第一主电极被指派为发射极，则第二主电极是集电极。另选地，如果第一主电极被指派为BJT的集电极，则第二主电极是发射极。并且，控制电极对于FET、SIT和HEMT等是栅极，对于BJT是基极。本专利技术的另一方面涉及一种包括存储器单元阵列的双向推进存储器，各个存储器单元具有比特级信元序列以存储字节大小或字大小的信息，各个比特级信元包括：(a)前向传送晶体管，其具有通过第一前向延迟元件连接到第一时钟信号供应线的第一主电极以及通过第二前向延迟元件连接到设置在所述存储器单元阵列的一侧的第一邻近比特级信元的前向输出端子的控制电极；(b)前向复位晶体管，其具有连接到所述前向传送晶体管的第二主电极的第一主电极、连接到所述第一时钟信号供应线的控制电极以及连接到地电势的第二主电极；(c)后向传送晶体管，其具有通过第一后向延迟元件连接到第二时钟信号供应线的第一主电极以及通过第二后向延迟元件连接到第二邻近比特级信元的后向输出端子的控制电极；(d)后向复位晶体管，其具有连接到所述后向传送晶体管的第二主电极的第一主电极、连接到所述第二时钟信号供应线的控制电极以及连接到地电势的第二主电极；(e)前向电容器，其被配置为存储比特级信元的信息，并且与所述前向复位晶体管并联连接；以及(f)后向电容器，其被配置为存储比特级信元的信息，并且与所述后向复位晶体管并联连接，其中，连接所述前向传送晶体管的第二主电极与所述前向复位晶体管的第一主电极的输出节点用作比特级信元的前向输出端子，比特级信元的所述前向输出端子将存本文档来自技高网...

【技术保护点】
一种包括空间部署的多个推进存储器块的复合推进存储器，各个所述推进存储器块包括存储器单元阵列，各个存储器单元具有被配置为存储字节大小或字大小的信息的比特级信元的序列，其中，各个所述存储器单元与时钟信号同步地将所述信息从对应推进存储器块的输入侧朝着所述对应推进存储器块的输出侧逐步传送至相邻的存储器单元，使得通过沿着所述输入侧到所述输出侧布置的比特级信元的阵列，能够将所述比特级信元的信息从所述输入侧传送至所述输出侧，并且各个所述推进存储器块被随机存取，使得对象推进存储器块中的各个所述存储器单元能够被随机存取，其中，所述比特级信元的阵列包括：第一比特级信元，其被配置为存储信号电荷；单元间信元，其被连接到所述第一比特级信元的输出端子；以及第二比特级信元，其被连接到所述单元间信元的输出端子，其中，所述单元间信元将所述信号电荷的存储状态在所述第一比特级信元和所述第二比特级信元之间隔离。

【技术特征摘要】
2012.02.13 US 61/597,9451.一种包括空间部署的多个推进存储器块的复合推进存储器，各个所述推进存储器块包括存储器单元阵列，各个存储器单元具有被配置为存储字节大小或字大小的信息的比特级信元的序列，其中，各个所述存储器单元与时钟信号同步地将所述信息从对应推进存储器块的输入侧朝着所述对应推进存储器块的输出侧逐步传送至相邻的存储器单元，使得通过沿着所述输入侧到所述输出侧布置的比特级信元的阵列，能够将所述比特级信元的信息从所述输入侧传送至所述输出侧，并且各个所述推进存储器块被随机存取，使得对象推进存储器块中的各个所述存储器单元能够被随机存取，其中，所述比特级信元的阵列包括：第一比特级信元，其被配置为存储信号电荷；单元间信元，其被连接到所述第一比特级信元的输出端子；以及第二比特级信元，其被连接到所述单元间信元的输出端子，其中，所述单元间信元将所述信号电荷的存储状态在所述第一比特级信元和所述第二比特级信元之间隔离。2.根据权利要求1所述的复合推进存储器，其中，所述第一比特级信元和所述第二比特级信元中的每一个包括：传送晶体管，其具有通过第一延迟元件连接到被配置为供应所述时钟信号的时钟信号供应线的第一主电极以及通过第二延迟元件连接到设置在所述存储器单元阵列的输入侧的第一邻近比特级信元的输出端子的控制电极；复位晶体管，其具有连接到所述传送晶体管的第二主电极的第一主电极、连接到所述时钟信号供应线的控制电极以及连接到地电势的第二主电极；以及电容器，其被配置为存储所述比特级信元的信息，并且与所述复位晶体管并联连接，其中，连接所述传送晶体管的第二主电极与所述复位晶体管的第一主电极的输出节点用作所述比特级信元的输出端子，并且所述比特级信元的所述输出端子将存储在所述电容器中的信号输送至设置在所述存储器单元阵列的输出侧的第二邻近比特级信元。3.根据权利要求2所述的复合推进存储器，其中，在所述第一比特级信元和所述第二比特级信元中的每一个中，当所述时钟信号被施加到所述复位晶体管的控制电极时，所述复位晶体管使已经存储在所述电容器中的信号电荷放电。4.根据权利要求2所述的复合推进存储器，其中，在所述第一比特级信元和所述第二比特级信元中的每一个中，在存储在所述电容器中的信号电荷放电之后，所述传送晶体管在延迟由所述第一延迟元件确定的第一延迟时间后被激活，并且当存储在所述第一邻近比特级信元中的信号被馈送至所述传送晶体管的控制电极时，所述传送晶体管在进一步延迟由所述第二延迟元件确定的第二延迟时间后将存储在所述第一邻近比特级信元中的信号传送至所述电容器。5.一种包括空间部署的多个推进存储器块的复合推进存储器，各个所述推进存储器块包括存储器单元阵列，各个存储器单元具有被配置为存储字节大小或字大小的信息的比特级信元的序列，其中，各个所述存储器单元与第一时钟信号同步地将所述信息从对应推进存储器块的第二边缘侧朝着所述对应推进存储器块的与所述第二边缘侧相对的第一边缘侧逐步传送至相邻的存储器单元，另外，各个所述存储器单元与第二时钟信号同步地将所述信息从所述第一边缘侧朝着所述第二边缘侧逐步传送至相邻的存储器单元，使得通过沿着所述第一边缘侧到所述第二边缘侧布置的比特级信元的阵列，能够将所述比特级信元的信息从所述第一边缘侧传送至所述第二边缘侧并从所述第二边缘侧传送至所述第一边缘侧，并且各个所述推进存储器块被随机存取，使得对象推进存储器块中的各个所述存储器单元能够被随机存取，其中，所述比特级信元的阵列包括：第一比特级信元，其被配置为存储信号电荷；单元间信元，其被连接到所述第一比特级信元的输出端子；以及第二比特级信元，其被连接到所述单元间信元的输出端子，其中，所述单元间信元将所述信号电荷的存储状态在所述第一比特级信元和所述第二比特级信元之间隔离。6.根据权利要求5所述的复合推进存储器，其中，所述第一比特级信元和所述第二比特级信元中的每一个包括：前向传送晶体管，其具有通过第一前向延迟元件连接到被配置为供应所述第一时钟信号的第一时钟信号供应线的第一主电极以及通过第二前向延迟元件连接到设置在所述存储器单元阵列的一侧的第一邻近比特级信元的前向输出端子的控制电极；前向复位晶体管，其具有连接到所述前向传送晶体管的第二主电极的第一主电极、连接到所述第一时钟信号供应线的控制电极以及连接到地电势的第二主电极；后向传送晶体管，其具有通过第一后向延迟元件连接到被配置为供应所述第二时钟信号的第二时钟信号供应线的第一主电极以及通过第二后向延迟元件连接到第二邻近比特级信元的后向输出端子的控制电极；后向复位晶体管，其具有连接到所述后向传送晶体管的第二主电极的第一主电极、连接到所述第二时钟信号供应线的控制电极以及连接到地电势的第二主电极；以及公共电容器，其被配置为存储所述比特级信元的信息，并且与所述前向复位晶体管和所述后向复位晶体管并联连接，其中，连接所述前向传送晶体管的第二主电极与所述前向复位晶体管的第一主电极的输出节点用作所述比特级信元的前向输出端子，所述比特级信元的所述前向输出端子将存储在所述公共电容器中的信号输送至设置在所述存储器单元阵列的另一侧的第二邻近比特级信元，连接所述后向传送晶体管的第二主电极与所述后向复位晶体管的第一主电极的输出节点用作所述比特级信元的后向输出端子，并且所述比特级信元的所述后向输出端子将存储在所述公共电容器中的信号输送至所述第一邻近比特级信元。7.根据权利要求6所述的复合推进存储器，其中，在所述第一比特级信元和所述第二比特级信元中的每一个中，当所述第一时钟信号被施加到所述前向复位晶体管的控制电极时，所述前向复位晶体管使已经存储在所述公共电容器中的信号电荷放电，当所述第二时钟信号被施加到所述后向复位晶体管的控制电极时，所述后向复位晶体管使已经存储在所述公共电容器中的信号电荷放电。8.根据权利要求6所述的复合推进存储器，其中，在所述第一比特级信元和所述第二比特级信元中的每一个中，在存储在所述公共电容器中的信号电荷放电之后，所述前向传送晶体管在延迟由所述第一前向延迟元件确定的第一前向延迟时间后被激活，并且当存储在所述第一邻近比特级信元中的信号被馈送至所述前向传送晶体管的控制电极时，所述前向传送晶体管在进一步延迟由所述第二前向延迟元件确定的第二前向延迟时间后将存储在所述第一邻近比特级信元中的信号传送至所述公共电容器，并且在存储在所述公共电容器中的信号电荷放电之后，所述后向传送晶体管在延迟由所述第一后向延迟元件确定的第一后向延迟时间后被激活，并且当存储在所述第一邻近比特级信元中的信号被馈送至所述后向传送晶体管的控制电极时，所述后向传送晶体管在进一步延迟由所述第二后向延迟元件确定的第二后向延迟时间后将存储在所述第一邻近比特级信元中的信号传送至所述公共电容器。9.一种包括处理器和推进主存储器的计算机系统，所述推进主存储器被配置为主动地并且顺序地向所述处理器提供存储的信息，使得所述处理器能够利用所存储的信息执行算术和逻辑运算，另外，所述处理器中的处理结果被发送给所述推进主存储器，例外的是，在指令移动的情况下，仅存在从所述推进主存储器至所述处理器的单向指令流，所述推进主存储器包括空间部署的多个推进存储器块，各个所述推进存储器块包括存储器单元阵列，各个存储器单元具有被配置为存储字节大小或字大小的信息的比特级信元的序列，使得通过沿着所述输入侧到所述输出侧布置的比特级信元的阵列，能够将所述比特级信元的信息从所述输入侧传送至所述输出侧，其中，各个所述推进存储器块被随机存取，使得对象推进存储器块中的各个所述存储器单元能够被随机存取，其中，所述比特级信元的阵列包括：第一比特级信元，其被配置为存储信号电荷；单元间信元，其被连接到所述第一比特级信元的输出端子；以及第二比特级信元，其被连接到所述单元间信元的输出端子，其中，所述单元间信元将所述信号电荷的存储状态在所述第一比特级信元和所述第二比特级信元之间隔离。10.根据权利要求9所述的计算机系统，其中，所述第一比特级信元和所述第二比特级信元中的每一个包括：传送晶体管，其具有通过第一延迟元件连接到时...

【专利技术属性】
技术研发人员：中村维男，迈克尔·J·弗林，
申请(专利权)人：中村维男，迈克尔·J·弗林，
类型：发明
国别省市：日本,JP