半导体存储装置及其加扰方法制造方法及图纸

本发明专利技术提供一种半导体存储装置及其加扰方法，可实现数据加扰功能与可存取时间的兼顾。本发明专利技术的半导体存储装置包含具有数据加扰功能的页面缓冲器/读出电路。页面缓冲器/读出电路在编程动作时，保持要编程的数据，对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，在读出动作时，保持从选择页面读出的数据，且对所保持的数据进行解扰处理。

Semiconductor memory device and scrambling method thereof

The invention provides a semiconductor memory device and a scrambling method thereof, which can realize the data scrambling function and the access time. The semiconductor memory device of the present invention includes a page buffer / readout circuit having data scrambling function. The page buffer / readout circuit in the programming operation, to keep the programming data, to keep the data scrambling and select page programming to the memory array, at the time of reading, read from the page keep data, and to keep the data descrambling and processing.

【技术实现步骤摘要】
半导体存储装置及其加扰方法
本专利技术涉及一种与非(NAND)型快闪存储器(flashmemory)等半导体存储装置，尤其涉及一种半导体存储装置及其加扰(scramble)方法。
技术介绍
NAND型快闪存储器具有包含多个区块(block)的存储器阵列(memoryarray)，在一个区块中，形成由多个存储胞元(memorycell)串联连接而成的NAND串(string)。典型的是，数据(data)的读出或编程(program)是以页面(page)为单位来进行，数据的擦除是以区块为单位来进行。专利文献1公开了一种提高NAND型快闪存储器的动作可靠性的数据写入方法。该写入方法是基于字线(wordline)的地址(address)来选择加扰方式，根据所选择的加扰方式来对要写入的数据进行加扰，并将经加扰的数据写入至对应的页面。现有技术文献专利文献专利文献1：日本专利特开2008-198299号公报[专利技术所要解决的问题]NAND型快闪存储器的存储胞元包含具备浮动栅极(floatinggate)(电荷蓄积层)与控制栅极的N型的金属氧化物半导体(MetalOxideSemiconductor，MOS)结构。当在浮动栅极蓄积电子时，存储胞元的阈值偏移(shift)至正方向，该状态为数据“0”。另一方面，当从浮动栅极放出电子时，阈值偏移至负方向，该状态为数据“1”。当统一擦除区块时，该区块内的所有存储胞元为数据“1”。在此种快闪存储器中，当反复进行编程(写入)或擦除时，依存于数据的可靠性有可能发生恶化。例如，在进行编程时，数据“0”的比例压倒性地多于数据“1”的情况，或者与此相反地，数据“1”的比例压倒性地多于数据“0”的情况。由于存储胞元的微细化、高集成化，存储胞元间的距离变短，邻接的存储胞元处于电容耦合而可相互干扰的状况。若围绕一个存储胞元的周边存储胞元全部为数据“0”，则在中心的存储胞元中，周边存储胞元的电荷会产生影响，从而与全部为数据“1”的情况相比，阈值变高。进而，数据“0”或数据“1”的不均匀因读出数据时的源极线(sourceline)电压的浮动电压的差异，也很有可能对读出放大器(senseamplifier)的特性造成不良影响。因此，从可靠性的观点来看，数据“0”与数据“1”的比例理想的是约为0.5。作为实现此比例的一个方法，有数据加扰方案(scheme)。即，对于要编程的数据，使用随机数来进行加扰，并将加扰后的数据编程至存储器阵列。对于加扰，例如可将要编程的地址用于种子(seeds)而对每个地址改变随机数，由此可在存储器阵列的行方向及列方向上随机(random)地配置数据“0”与数据“1”。而且，在读出动作中，通过利用对从存储器阵列读出的数据进行加扰时的随机数来进行解扰(descramble)，从而将经加扰的数据转换成原始数据。在搭载有数据加扰功能的NAND型快闪存储器中，如图1所示，在编程动作时，页面缓冲器/读出电路(pagebuffer/sensecircuit)20经由输入/输出缓冲器10来接受要编程的数据，然后，要编程的数据被传输至加扰电路30，在其中进行加扰处理，经加扰处理的数据被再次传输至页面缓冲器/读出电路20，并被编程至存储器阵列40的选择页面P。在读出动作时，从存储器阵列40的选择页面P将数据读出至页面缓冲器/读出电路20，将保持于页面缓冲器/读出电路20中的数据传输至加扰电路30，在其中经解扰而转换成原始数据，经转换的数据被再次传输至页面缓冲器/读出电路20，并从输入/输出缓冲器10输出。在编程数据的加扰处理中或读出数据的解扰处理中，NAND型快闪存储器输出用于禁止从外部存取(access)的忙碌(busy)信号，但若加扰电路的处理时间长，则忙碌信号的期间会相应地变长，从而可从外部存取的时间会受到大幅度地限制。
技术实现思路
本专利技术的目的在于解决此种现有的问题，提供一种半导体存储装置，可实现数据加扰功能与可从外部存取的时间的兼顾。[解决问题的技术手段]本专利技术的半导体存储装置的加扰方法在编程动作时，页面缓冲器/读出电路保持要编程的数据，且对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，在读出动作时，页面缓冲器/读出电路保持从选择页面读出的数据，且对所保持的数据进行解扰处理。优选的是，所述加扰处理或所述解扰处理是使所保持的数据反相或非反相。优选的是，所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。优选的是，所述加扰处理或所述解扰处理包括下述步骤：将保持于锁存(latch)电路的节点(node)中的数据传输至第1晶体管(transistor)的栅极(gate)；通过从第1电压供给部供给的第1电压来重置(reset)所述锁存电路的节点；将从第2电压供给部供给的第2电压供给至所述第1晶体管；以及经由所述第1晶体管，通过第2电压来使所述锁存电路的节点的数据反相或非反相。优选的是，在使数据非反相时，第1电压为GND，第2电压为VDD，在使数据反相时，第1电压为VDD，第2电压为GND。优选的是，在重置所述锁存电路的节点时，所述第1电压经由用于对位线(bitline)进行预充电(pre-charge)的第3晶体管、及使读出节点与所述节点间的电荷传输成为可能的第2晶体管而供给至所述节点。优选的是，所述第1晶体管在编程校验(verify)时，当以第2电压对所述读出节点充电时导通(ON)。本专利技术的半导体存储装置包括：存储器阵列；以及页面缓冲器/读出电路，保持要对存储器阵列的选择页面编程的数据，或者保持从存储器阵列的选择页面读出的数据，所述页面缓冲器/读出电路在编程动作时，对要编程的数据进行加扰处理，在读出动作时，对所读出的数据进行解扰处理。优选的是，所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。优选的是，所述页面缓冲器/读出电路包括保持数据的锁存电路、及连接于该锁存电路的读出电路，所述读出电路包括：第1晶体管，连接于第2电压供给部，可将保持于所述锁存电路的节点中的数据保持于栅极；第2晶体管，连接于第1电压供给部，用于进行位线的预充电；以及第3晶体管，使读出节点与所述锁存电路的节点间的电荷传输成为可能，当进行所述加扰处理或所述解扰处理时，将保持于所述锁存电路的节点中的数据保持于第1晶体管的栅极，将从第1电压供给部供给的第1电压经由所述第2晶体管及第3晶体管而供给至所述锁存电路的节点之后，根据所述第1晶体管的导通状态来将从第2电压供给部供给的第2电压供给至所述锁存电路的节点。优选的是，在使数据非反相时，第1电压为GND，第2电压为VDD，在使数据反相时，第1电压为VDD，第2电压为GND。优选的是，所述第1电压供给部在读出动作时，经由所述第2晶体管来将预充电电压供给至选择位线，所述第3晶体管在读出动作时将读出节点的所读出的电位传输至所述锁存电路的节点。优选的是，所述第2电压供给部在编程校验时，经由所述第1晶体管来对所述读出节点供给第2电压。[专利技术的效果]根据本专利技术，页面缓冲器/读出电路进行要编程的数据的加扰处理或者所读出的数据的解扰处理，因此在加扰或解扰处理中不再输出忙碌信号，从而可从外部进行存取。进而，本专利技术可通过利用现本文档来自技高网...

【技术保护点】
一种半导体存储装置的加扰方法，其特征在于，在编程动作时，页面缓冲器/读出电路保持要编程的数据，且对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，在读出动作时，所述页面缓冲器/读出电路保持从所述选择页面读出的数据，且对所保持的数据进行解扰处理。

【技术特征摘要】
2016.02.09 JP 2016-0224621.一种半导体存储装置的加扰方法，其特征在于，在编程动作时，页面缓冲器/读出电路保持要编程的数据，且对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，在读出动作时，所述页面缓冲器/读出电路保持从所述选择页面读出的数据，且对所保持的数据进行解扰处理。2.根据权利要求1所述的半导体存储装置的加扰方法，其特征在于，所述加扰处理或所述解扰处理是使所保持的数据反相或非反相。3.根据权利要求2所述的半导体存储装置的加扰方法，其特征在于，所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。4.根据权利要求1至3中任一项所述的半导体存储装置的加扰方法，其特征在于，所述加扰处理或所述解扰处理包括：将保持于锁存电路的节点中的数据传输至第1晶体管的栅极；通过从第1电压供给部供给的第1电压来重置所述锁存电路的节点；将从第2电压供给部供给的第2电压供给至所述第1晶体管；以及经由所述第1晶体管，通过所述第2电压来使所述锁存电路的节点的数据反相或非反相。5.根据权利要求4所述的半导体存储装置的加扰方法，其特征在于，在使数据非反相时，所述第1电压为接地电压，所述第2电压为电源电压，在使数据反相时，所述第1电压为所述电源电压，所述第2电压为所述接地电压。6.根据权利要求4所述的半导体存储装置的加扰方法，其特征在于，在重置所述锁存电路的节点时，所述第1电压经由用于对位线进行预充电的第2晶体管、及使读出节点与所述节点间的电荷传输成为可能的第3晶体管而供给至所述节点。7.根据权利要求4所述的半导体存储装置的加扰方法，其特征在于，所述第1晶体管在编程校验时，当以所述第2电压对所述读出节点充电时导通。8.一种半导体存储装置，其特征在于，包括：存储器阵列；以及...

【专利技术属性】
技术研发人员：须藤直昭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71