两个晶体管的带隙基准电路、集成电路及其形成方法技术

一些实施例涉及两个晶体管的带隙基准电路。第一晶体管包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极。所述第一漏极和所述第一栅极耦合至DC电源端。第二晶体管包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极。第二栅极耦合至所述DC电源端，并且第二漏极耦合至第一源极。体偏置电路配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个。其他实施例涉及FinFET器件。本发明专利技术还提供了集成电路及其形成方法。

Bandgap reference circuit of two transistors, integrated circuit and forming method thereof

Some embodiments involve bandgap reference circuits of two transistors. The first transistor includes a first source, a first drain, a first integrated body separating the first source and the first drain, and a first gate. The first drain is coupled to the first gate to the DC power source. The second transistor includes a second source, a second drain, a second body region separating the second source and the second drain, and a second gate. The second gate is coupled to the DC power source and the second drain is coupled to the first source. The body bias circuit is configured to apply the body bias to at least one of the first integrated region and the second body region. Other embodiments relate to FinFET devices. The invention also provides an integrated circuit and a method for forming the same.

【技术实现步骤摘要】
两个晶体管的带隙基准电路、集成电路及其形成方法
本专利技术的实施例涉及半导体
，更具体地，涉及集成电路及其制造方法。
技术介绍
良好的稳压电源是集成电路(IC)的部件。如果不能很好地控制电源，则电压、电流等的变化可以导致IC的半导体器件在其所期望的工作范围之外工作。为了提供稳定的电压源，带隙基准(BGR，bandgapreference)电路广泛应用于IC中。无论片上器件或片外器件的电源变化、温度变化和电路负载变化如何，BGR电路是产生基本固定的(恒定)电压的参考电压电路。例如，诸如电池的其它电压源的输出可以显著变化作为温度的函数，而BGR电路由于其设计而导致的温度基本恒定。
技术实现思路
根据本专利技术的一方面，提供了一种两个晶体管的带隙基准(BGR)电路，包括：DC电源端；第一晶体管，包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极；所述第一漏极和所述第一栅极耦合至所述DC电源端；第二晶体管，包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极；所述第二栅极耦合至所述DC电源端，并且所述第二漏极耦合至所述第一源极且对应于提供带隙基准电压的输出端；以及体偏置电路，配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个。根据本专利技术的另一方面，提供了一种集成电路(IC)，包括：半导体衬底，包括基极区；冠状结构，包括从所述基极区向上延伸的半导体材料区；多个鳍，从所述冠状结构的上表面向上延伸，且彼此间隔开；介电材料，设置在所述多个鳍的上表面上方以及沿着所述多个鳍的侧壁；以及多个导电电极，设置为沿着所述多个鳍的侧壁，且通过所述介电材料与所述多个鳍的侧壁分离，其中，所述导电电极的上表面布置在所述多个鳍的上表面之下并且没有直接延伸到所述多个鳍的上表面上方。根据本专利技术的又一方面，提供了一种用于形成集成电路的方法，包括：提供半导体衬底，所述半导体衬底具有基极区和从所述基极区向上延伸的冠状结构；形成多个鳍，所述多个鳍从所述冠状结构的上表面向上延伸；在所述多个鳍的所述上表面和侧壁上方形成栅极介电材料，且在所述栅极介电材料上方形成导电电极材料；以及执行蚀刻以回蚀刻所述导电电极材料，使得回蚀刻的导电电极的上表面保持在所述多个鳍的上表面之下。附图说明在结合附图进行阅读时，可以通过下列详细描述更好地理解本专利技术的各个方面。应当注意，根据工业中的标准实践，各个部件没有按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。图1示出了描述用于带隙基准(BGR)电路的与绝对温度成正比(PTAT，proportionaltoabsolutetemperature)和与绝对温度互补(CTAT，complementarytoabsolutetemperature)的电流的曲线图。图2示出了根据一些实施例的包括体偏置电路的带隙基准电路。图3示出了根据一些实施例描述了由带隙基准电路提供的基于参考电压信号的体偏置效应的曲线图。图4A示出了根据一些实施例的带隙基准电路的布局图。图4B提供了根据一些实施例的图4A的带隙基准电路的截面图。图5示出了根据一些实施例的包括具有不同的STI与源极/漏极间距的晶体管的带隙基准电路的布局图。图6A和图6B示出了根据一些实施例的FinFET器件的截面图和顶视图。图6C示出了根据一些实施例的带隙基准电路，其包括用图6A和图6B所示的FinFET器件所实现的体偏置电路。图7A和图7B示出了根据一些实施例的另一FinFET器件的截面图和顶视图。图8A-8B至图13A-13B示出了处于形成FinFET器件的制造方法的各阶段的截面图和顶视图的一些实施例。图14示出了根据一些实施例的形成FinFET器件的一些方法的流程图，并且是与图8A-8B至图13A-13B一致的方法实例。具体实施方式下列公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在下面的描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括附加的部件可以形成在第一和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为便于描述，如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语在本文可用于描述附图中示出的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图中所示的方位之外，空间相对术语旨在包括在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。带隙基准(BGR)电路在较宽的温度范围内提供基本恒定的参考电压。如图1所示的实例，为了实现此基本恒定的参考电压，BGR电路将两个电流分量叠加。第一电流分量(由第一曲线102表示)被称为与绝对温度成正比(PTAT)的电流并且倾向于随着温度的增加而增加。第二电流分量(由第二曲线104表示)被称为与绝对温度互补(CTAT)并且倾向于随着温度的增加而减小。因此，PTAT和CTAT曲线102，104相互抵消，使得它们的和(由第三曲线106表示)随着温度的变化而基本恒定。由第三曲线106表示的电流之和可以用来建立参考电压Vref，该参考电压随着温度的变化是稳定并且可用于供电给IC的半导体器件。因为Vref是稳定的，所以其有助于半导体器件在其期望的工作范围内工作，并且即使遭遇极端温度，也有助于最终电子产品以可靠方式工作。图2示出了使用这些PTAT和CTAT分量的两晶体管(2T)的带隙基准(BGR)电路200的一些实施例。2TBGR电路200包括第一晶体管202和第二晶体管204，这两个晶体管以串联的方式配置在第一DC电源端206(如0.4V的VDD节点)和第二DC电源端208(如0V的VSS节点)之间。第一晶体管202包括第一源极(s1)、第一漏极(d1)以及将第一源极s1和第一漏极d1间隔开的第一体区(b1)。第一晶体管202的第一漏极(d1)和第一栅极(g1)耦合到第一DC电源端206。第二晶体管204包括第二源极(s2)、第二漏极(d2)以及将第二源极s2和第二漏极d2间隔开的第二体区(b2)。第二栅极(g2)耦合到第一DC电源端206，并且第二源极(s2)耦合到第二DC电源端208。第二漏极d2耦合到第一源极s1并对应于2TBGR电路200的输出端210。在输出端210处提供参考电压Vref，该参考电压Vref随着温度的变化并且随着VDD及VSS的变化是基本恒定的。尽力减少由2TBGR电路200输出的Vref的电压电平，该2TBGR电路200包括体偏置电路212。体偏置电路212被配置为将体偏压施加给第一晶体管202和第二晶体管204中的至少一个，以改变第一晶体管和第二晶体管的阈值电压并且以合适的方式相应地“调节”Vref。在一些实施例中，在2TBGR电路200的操作期间，反向偏压形式的体偏压以恒定的方式施加给第一晶体管202。在其他实施例中，在本文档来自技高网...

【技术保护点】
一种两个晶体管的带隙基准(BGR)电路，包括：DC电源端；第一晶体管，包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极；所述第一漏极和所述第一栅极耦合至所述DC电源端；第二晶体管，包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极；所述第二栅极耦合至所述DC电源端，并且所述第二漏极耦合至所述第一源极且对应于提供带隙基准电压的输出端；以及体偏置电路，配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个。

【技术特征摘要】
2016.01.27 US 15/007,6841.一种两个晶体管的带隙基准(BGR)电路，包括：DC电源端；第一晶体管，包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极；所述第一漏极和所述第一栅极耦合至所述DC电源端；第二晶体管，包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极；所述第二栅极耦合至所述DC电源端，并且所述第二漏极耦合至所述第一源极且对应于提供带隙基准电压的输出端；以及体偏置电路，配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个。2.根据权利要求1所述的两个晶体管的带隙基准电路，其中，所述第一晶体管具有第一阈值电压，并且所述第二晶体管具有第二阈值电压，所述第二阈值电压与所述第一阈值电压不同。3.根据权利要求2所述的两个晶体管的带隙基准电路，其中，所述第一阈值电压小于所述第二阈值电压；所述体偏置电路配置为将负第一体偏压施加至所述第一体区。4.根据权利要求1所述的两个晶体管的带隙基准电路，其中，所述第一晶体管具有第一宽度与长度比率，所述第二晶体管具有第二宽度与长度比率，所述第一宽度与长度比率不同于所述第二宽度与长度比率。5.根据权利要求4所述的两个晶体管的带隙基准电路，其中，不同的所述第一宽度与长度比率和所述第二宽度与长度比率引起所述BGR电路中的与绝对温度成正比(PTAT)的电流分量，并且所述体偏置电路被配置为施加具有一幅值的偏压而引起与绝对温度互补(CTAT)的电流分量，以补偿所述与绝对温度成正比的电流分量。6.根据权利要求4所述的两个晶体管的带隙...

【专利技术属性】
技术研发人员：林雅芬，林大文，黄毓慧，保罗·罗素，杨胜杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71