低失调带隙基准源电路及低失调缓冲电路制造技术

本实用新型专利技术提供低失调带隙基准源电路及低失调缓冲电路，其中，缓冲电路包括：运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与电压输出端之间的第四开关和第三电阻；连接于电压输出端与接地端之间的第二电容。与现有技术相比，本实用新型专利技术通过分时控制存储电容的连接，以降低运算放大器的输入失调电压对输出电压的影响。

【技术实现步骤摘要】
【专利摘要】本技术提供低失调带隙基准源电路及低失调缓冲电路，其中，缓冲电路包括：运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与电压输出端之间的第四开关和第三电阻；连接于电压输出端与接地端之间的第二电容。与现有技术相比，本技术通过分时控制存储电容的连接，以降低运算放大器的输入失调电压对输出电压的影响。【专利说明】低失调带隙基准源电路及低失调缓冲电路【
】 本技术涉及电路设计领域，特别涉及一种低失调带隙基准(BandgapReference)源电路以及一种低失调缓冲(buffer)电路。【
技术介绍
】其中，带隙基准电压源(又称带隙基准源)因其具有低温度系数和高电源电压抑制比而广泛应用于模拟和集成电路中，其精度和稳定性对整个系统的性能有着重要影响。请参考图1所示，其为现有技术中典型的带隙基准源电路的电路示意图。该带隙基准源电路包括电阻R1、R2和R3,PNP (Positive-Negative-Positive)双极型晶体管Ql和Q2，运算放大器Al以及基准电压输出端VREF，其中，双极型晶体管Ql的发射极面积是双极型晶体管Q2的发射极面积的N倍，VOS代表运算放大器Al的输入失调电压。运算放大器Al通常存在输入失调电压VOS的原因在于，在实际大批量生产中，由于运算放大器的内部器件在加工过程中存在不一致的现象，导致实际不同芯片间运算放大器的正相输入端与负相输入端之间存在输入偏差电压，该输入偏差电压即为输入失调电压V0S，该输入失调电压VOS可以为正数，也可以为负数，随机分布。以下具体介绍图1中的带隙基准源电路的基本原理。假设R2 = R3，通过反馈环路保持运算放大器Al两个输入端的结点电压相等，使得流过双极型晶体管Ql和Q2的电流相等。由于双极型晶体管Ql的发射极面积是双极型晶体管Q2的发射极面积的N倍，因此，在电阻Rl上会产生AVBE的电压；又由于运算放大器Al存在输入失调电压V0S，因此，最终基准电压输出端VREF输出的基准电压为: / D-5 ΛΙζ/?ΓΓ = VBE\ + 1 + — {VT \n N - VOS)V(I)，其中，VBEl是双极型晶体管Ql的基极-发射极电压，VT为热电压，N是PNP双极型晶体管Ql和Q2的发射极面积之比，VOS为运算放大器Al的输入失调电压。由于AVBE=VT*lnN具有正的温度系数，而VBEl具有负的温度系数，因此，通过适当调整参数，可以获得温度系数较小的基准电压VREF，但是由公式(I)可知，基准电压VREF还与运算放大器Al的输入失调电压VOS有关，该输入失调电压VOS被放大了 1+(R3/R1)倍，而且输入失调电压VOS随温度和工艺的变化而变化，这会对基准电压VREF的精度和温度系数造成很大影响。此外，现有技术中的buffer电路也存在类似的问题，即其内的运算放大器的输入失调电压会影响其输出电压，导致其输出电压的精度降低。因此，有必要提供一种改进的技术方案来克服上述问题。
技术实现思路
本技术的一个目的在于提供一种带隙基准源电路，其可以降低运算放大器的输入失调电压对其输出的带隙基准电压的影响。本技术的另一个目的在于提供一种buffer电路，其可以降低运算放大器的输入失调电压对其输出电压的影响。根据本技术的一个方面，本技术提供一种带隙基准源电路，其包括:运算放大器；依次串联于运算放大器的输出端与接地端之间的第三电阻、第一电阻和第一双极型晶体管，依次串联于所述运算放大器的输出端与接地端之间的第二电阻和第二双极型晶体管，第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点为第一节点，第二电阻和第二双极型晶体管之间的连接节点为第二节点；依次连接于第二节点与运算放大器的第一输入端之间的第二开关和第三开关，且运算放大器的第一输入端与所述第一节点相连；连接于第二节点与运算放大器的第二输入端之间的第一开关；连接于第二开关和第三开关之间的连接节点与运算放大器的第二输入端之间的第一电容；依次连接于运算放大器输出端与基准电压输出端之间的第四开关和第四电阻；连接于基准电压输出端与接地端之间的第二电容。进一步的，第一开关和第三开关的控制端都与第一时钟信号相连，第二开关和第四开关的控制端都与第二时钟信号相连，当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制第二开关和第四开关关断；当第二时钟信号控制第二开关和第四开关导通时，第一时钟信号控制第一开关和第三开关关断。进一步的，所述第一双极型晶体管和第二双极型晶体管都为PNP双极型晶体管，第一双极型晶体管的发射极与第一电阻的一端相连，其集电极与接地端相连；第二双极型晶体管的发射极与所述第二电阻的一端相连，其集电极与接地端相连。进一步的，所述第一双极型晶体管和第二双极型晶体管都为NPN双极型晶体管，第一双极型晶体管的集电极与所述第一电阻的一端相连，其发射极与接地端相连；第二双极型晶体管的集电极与所述第二电阻的一端相连，其发射极与接地端相连。进一步的，带隙基准源电路还包括振荡器，该振荡器产生两相不交叠的所述第一时钟信号和所述第二时钟信号，所述第一输入端为负相输出端，所述第二输入端为正相输出端。根据本技术的一个方面，本技术提供另一种带隙基准源电路，其包括:运算放大器；依次串联于运算放大器的输出端与接地端之间的第三电阻、第一电阻和第一双极型晶体管，依次串联于所述运算放大器的输出端与接地端之间的第二电阻和第二双极型晶体管，第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点为第一节点，第二电阻和第二双极型晶体管之间的连接节点为第二节点；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与基准电压输出端之间的第四开关和第四电阻；连接于基准电压输出端与接地端之间的第二电容。根据本技术的另一个方面，本技术提供一种缓冲电路，其包括:运算放大器；连接于运算放大器的第二输入端与接地端之间的基准电压源，依次连接于运算放大器的输出端与接地端之间的第二电阻和第一电阻，其中，第一电阻和第二电阻之间的连接节点为第一节点，基准电压源与运算放大器的第二输入端相连的一端为第二节点；依次连接于运算放大器的第一输入端与第二节点之间的第一电容和第一开关；连接于第一电容和第一开关之间的连接节点与第一节点之间的第二开关；连接于运算放大器的第一输入端与第一节点之间的第三开关；依次连接于运算放大器输出端与电压输出端之间的第四开关和第三电阻；连接于电压输出端与接地端之间的第二电容。进一步的，第一开关和第三开关的控制端都与第一时钟信号相连，第二开关和本文档来自技高网...

【技术保护点】
一种带隙基准源电路，其特征在于，其包括： 运算放大器(A1)； 依次串联于运算放大器(A1)的输出端与接地端(GND)之间的第三电阻(R3)、第一电阻(R1)和第一双极型晶体管(Q1)，依次串联于所述运算放大器(A1)的输出端与接地端(GND)之间的第二电阻(R2)和第二双极型晶体管(Q2)，第一双极型晶体管(Q1)的基极与其集电极相连，第二双极型晶体管(Q2)的基极与其集电极相连，第三电阻(R3)和第一电阻(R1)之间的连接节点为第一节点(VN)，第二电阻(R2)和第二双极型晶体管(Q2)之间的连接节点为第二节点(VP)； 依次连接于第二节点(VP)与运算放大器(A1)的第一输入端之间的第二开关(K2)和第三开关(K3)，且运算放大器(A1)的第一输入端与所述第一节点(VN)相连； 连接于第二节点(VP)与运算放大器(A1)的第二输入端之间的第一开关(K1)； 连接于第二开关(K2)和第三开关(K3)之间的连接节点与运算放大器(A1)的第二输入端之间的第一电容(C1)； 依次连接于运算放大器(A1)输出端与基准电压输出端(VREF)之间的第四开关(K4)和第四电阻(R4)； 连接于基准电压输出端(VREF)与接地端(GND)之间的第二电容(C2)。...

【技术特征摘要】

【专利技术属性】
技术研发人员：田文博，王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：新型
国别省市：江苏;32