高性能多路锁存器制造技术

本发明专利技术涉及高性能多路锁存器，并且特别是关于高性能多路锁存器结构及使用方法。该多路锁存器包括：第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器。

High performance multiplexer latch

The present invention relates to high-performance multi-channel latches, and in particular to high performance multiple latch architectures and methods of use. The multiplexer latch includes a first latch, the structured to receive a data signal D0, and includes a plurality of inverters receive their input clock signal; and a second latch, the structured to receive a data signal D1, and includes a plurality of inverters receive their input clock signal.

【技术实现步骤摘要】
高性能多路锁存器
本专利技术涉及锁存器结构，且尤涉及高性能多路锁存器及使用方法。
技术介绍
在不暂存输出数据的内存(例如：内嵌式内存)中，输出数据路径中的最后一级一般是列(Column)数据多工器。该多工器基于列位址从一些列数据信号进行选择。列位址是列数据多工器的控制信号，列位址的一个潜在缺点在于可能在列数据信号之前便先抵达列数据多工器。这是有可能发生的，因为列数据信号行经内存核心，相对于列位址具有更慢的路径。所以，由于列数据多工器在新的有效输出数据抵达第二列之前，便先从一列切换至该第二列，这可能对输出数据信号产生短时钟冲波形干扰。因此，短期会有旧的无效输出数据从第二列读出。应对此问题的现有方法是延迟列位址到列数据多工器的时间，使得列位址是在出自内存核心的有效输出数据之后才抵达列数据多工器。举例而言，一种方法是在列位址路径中插置延迟(例如延迟链)，使得列位址是在输出数据之后才抵达列数据多工器。然而，可能难以使输出数据路径与列位址路径匹配。举另一实施例来说，第二种方法是提供数据路径电路(例如：虚设数据路径)以产生列位址信号，用来使列位址延迟与输出数据延迟匹配到列数据多工器。然而，这种方法可能使晶粒面积额外负担(dieareaoverhead)及设计复杂度显著增加。因此，需要用于提供输出数据的改良型内存技术。
技术实现思路
在本专利技术的一方面中，一种多路锁存器包含：第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器。在本专利技术的一方面中，一种多路锁存器包含：第一锁存器，包含：第一反相器，其经结构化以接收数据信号D0及输入时钟信号CLK0；驱动反相器，其与该第一反相器串联并经结构化以接收输入时钟信号CLK1N；反馈反相器，其与该驱动反相器并联并经结构化以接收输入时钟信号CLK0N；以及第二锁存器，包含：第一反相器，其经结构化以接收数据信号D1及输入时钟信号CLK1；驱动反相器，其与该第一反相器串联并经结构化以接收输入时钟信号CLK0N；以及反馈反相器，其与该驱动反相器并联并经结构化以接收输入时钟信号CLK1N。在本专利技术的一方面中，一种方法包含致能输入信号进到第一锁存器的第一反相器以通过该第一锁存器的驱动反相器来驱动输出数据，同时使该第一锁存器的反馈反相器转相并隔离第二锁存器。附图说明本专利技术是通过本专利技术的例示性具体实施例的非限制性实施例，参照注记的多个图式，在下文的具体实施例中详细说明。图1根据本专利技术的方面，展示高性能多路锁存器的示意图。图2显示由图1的结构所处理的信号的时序图。符号说明：10多路锁存器12、12'锁存器14、14'、14”、16、16'、16”反相器。具体实施方式本专利技术涉及锁存器结构，并且尤涉及高性能多路锁存器及使用方法。更具体地说，本专利技术涉及用于SRAM胞元的读取数据路径的多路锁存器。有助益的是，该多路锁存器将会：(i)消除解码位址(DA)对输出数据(Q)的影响，并且藉以增强内存效能；(ii)消除闩锁AD位址两次才能读取的需求；(iii)整合感测放大器与多工器；(iv)防止AD双态触变快过数据抵达(相比于多工操作)情况下的输出短时钟冲波形干扰；(v)提供更快的存取时间(相比于现有的锁存器结构)；(vi)致能高频操作；以及(vii)容许通过编程以位元开关层级(Bitswitchlevel)完成所有解码。图1根据本专利技术的方面，展示高性能多路锁存器的示意图。在操作时，多路锁存器10是用于SRAM胞元中的读取数据路径，其消除对多工器的需求。通过消除多工器的需求，本结构避免许多已知问题，例如多工控制信号中有一个需要一直保持有效，或感测放大器致能时钟信号的作用与无作用状态期间多工器之间出现争用现象。在具体实施例中，多路锁存器10包括与第二锁存器结构12'并联的第一锁存器结构12。第一锁存器结构12及第二锁存器结构12'各包括各自的数据输入信号D0、D1、及多个反相器。如本领域技术人员应了解的是，反相器仅具有一个输入，并且逻辑设计成用以使逻辑状态反转。时钟信号CLK0及CLK1用于致能各自的锁存器结构12、12'，并且可使用及栅逻辑(ANDgatelogic)来选择。举例而言，若SEL＝1，CLK1将会是高；而若SEL＝0，CLK0将会是高。在具体实施例中，第一锁存器结构12包括与第二反相器14'(例如：驱动反相器)串联的第一反相器14。反馈反相器14”与第二反相器14'并联而设。数据输入信号D0是由反相器14基于时钟信号CLK0进行栅控，时钟信号CLK0是致能锁存器12进行多工处理的时钟信号。时钟信号CLK0N与CLK1N是进到各自反相器14”与14'的输入。时钟信号CLK0N与CLK0反相，而时钟信号CLK1N与CLK1反相。类似的是，第二锁存器结构12'包括与第二反相器16'(例如：驱动反相器)串联的第一反相器16。反馈反相器16”与第二反相器16'并联而设。数据输入信号D1是由反相器16基于时钟信号CLK1进行栅控，时钟信号CLK1是致能锁存器12'进行多工处理的时钟信号。时钟信号CLK0N与CLK1N是进到各自反相器16'与16”的输入。操作时，选择数据输入信号D0，当CLK0走高时，CLK0N将会走低并且断开锁存器12'。也就是说，锁存器12'将会遭到隔离；而锁存器12则将会驱动输出数据Q。更具体地说，当CLK0为高时，CLK0N将会走低，从而断开锁存器12'的反相器16'及锁存器12的反馈反相器14”。按照这种方式，锁存器12'遭到隔离，并且输出数据Q主要将会通过锁存器12的反相器14'来驱动，原因在于举例来说，CLK1N将会变高而让锁存器12的反相器14'成为输出Q的主要驱动器。相比之下，当CLK0为低时，锁存器12、12'两者都将会驱动输出Q。这是因为CLK0N将会驱动锁存器12的反馈反相器14”成接通，反馈反相器14”进而将会驱动锁存器12的反相器14'为接通，从而驱动输出数据Q。因此，当时钟CLK0断开时，在数据输入信号D0的场合下，反馈反相器14”将会驱动输出Q。而且，如本领域技术人员应了解的是，当CLK0N与CLK1N两者皆走高时，将会保存数据，并且输出Q因而是通过锁存器12、12'两者来驱动。在进一步操作中，选择数据输入信号D1，当CLK1走高时，CLK1N将会走低而断开锁存器12。这将会隔离锁存器12，并且将会容许锁存器12'驱动输出Q。更具体地说，当CLK1为高时，CLK1N将会走低，从而断开锁存器12的反相器14'及锁存器12'的反馈反相器16”。按照这种方式，锁存器12遭到隔离，并且输出数据Q将会仅通过锁存器12'的反相器16'来驱动。相比之下，当CLK1为低时，锁存器12、12'两者都将会驱动输出Q。这是因为CLK1N将会驱动锁存器12'的反馈反相器16”为接通，反馈反相器16”进而将会驱动锁存器12'的反相器16'为接通，从而通过反相器16'驱动输出数据Q。因此，当时钟CLK1断开时，在数据输入信号D1的场合下，反馈反相器16”将会驱动输出Q。而且，如本领域技术人员应了解的是，当CLK0N与CLK1N两者皆走高时，将会保存数据，并且输出Q因而是本文档来自技高网...

【技术保护点】
一种多路锁存器，其包含：第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器。

【技术特征摘要】
2016.01.21 US 15/003,5981.一种多路锁存器，其包含：第一锁存器，其经结构化以接收数据信号D0，并且包含接收各自输入时钟信号的多个反相器；以及第二锁存器，其经结构化以接收数据信号D1，并且包含接收各自输入时钟信号的多个反相器。2.如权利要求1所述的多路锁存器，其中，用于该第一锁存器及该第二锁存器的该多个输入时钟信号包含三个时钟信号，该三个时钟信号用于输入到该第一锁存器及该第二锁存器的各个的各自反相器。3.如权利要求2所述的多路锁存器，其中：用于该第一锁存器的该多个输入时钟信号包含CLK0、CLK0N及CLK1N；以及用于该第二锁存器的该多个输入时钟信号包含CLK1、CLK0N及CLK1N。4.如权利要求3所述的多路锁存器，其中，该输入时钟信号CLK0N是该输入时钟信号CLK0的反相信号，而该输入时钟信号CLK1N是该输入时钟信号CLK1的反相信号。5.如权利要求4所述的多路锁存器，其中，该第一锁存器的该多个反相器及该第二锁存器的该多个反相器包含与驱动反相器并联的反馈反相器以及与该驱动反相器串联的第一反相器。6.如权利要求5所述的多路锁存器，其中：在该第一锁存器中：该输入时钟信号CLK0是该第一反相器的输入；该输入时钟信号CLK0N是该反馈反相器的输入；及该输入时钟信号CLK1N是该驱动反相器的输入；以及在该第二锁存器中：该输入时钟信号CLK1是该第一反相器的输入；该输入时钟信号CLK1N是该反馈反相器的输入；及该输入时钟信号CLK0N是该驱动反相器的输入。7.如权利要求5所述的多路锁存器，其中，当该输入时钟信号CLK0走高时，能够使该数据信号D0通过该第一锁存器的该第一反相器，该输入时钟信号CLK0N走低并隔离该第二锁存器，而且该第一锁存器驱动输出数据Q。8.如权利要求5所述的多路锁存器，其中，当该输入时钟信号CLK1走高时，能够使该数据信号D0通过该第二锁存器的该第一反相器，该输入时钟信号CLK1N走低并隔离该第一锁存器，而且该第二锁存器驱动输出数据Q。9.一种多路锁存器，其包含：第一锁存器，其包含：第一反相器，其经结构化以接收数据信号D0及输入时钟信号CLK0；驱动反相器，其与该第一反相器串联并经结构化以接收输入时钟信号CLK1N；反馈反相器，其与该驱动反相器并联并经结构化以接收输入时钟信号CLK0N；以及第二锁存器，其包含：第一反相器，其经结构化以接收数据信号D1及输入时钟信号CLK1；驱动反相器，其与该第一反相器串联并经结构化以接收该输入时钟信号CLK0N；以及反馈反相器，其与该驱动反相器并联并经结构化以接收该输入时钟信号CLK1N。10.如权利要...

【专利技术属性】
技术研发人员：V·布林吉维查亚拉格哈万，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY