半导体器件制造技术

本发明专利技术提供一种半导体器件。该半导体器件包括：包含第一区域和第二区域的基板；在第一区域中的第一和第二栅电极，在基板上彼此平行地形成并且彼此间隔开第一距离；在第二区域中的第三和第四栅电极，在基板上彼此平行地形成并且彼此间隔开大于第一距离的第二距离；在第一区域中形成在基板上在第一和第二栅电极之间的第一凹槽；在第二区域中形成在基板上在第三和第四栅电极之间的第二凹槽；填充第一凹槽的第一外延源极/漏极；以及填充第二凹槽的第二外延源极/漏极，其中第一外延源极/漏极的上表面的最高部分高于第二外延源极/漏极的上表面的最高部分。

【技术实现步骤摘要】
半导体器件
本公开涉及一种半导体器件。
技术介绍
作为提高半导体器件的密度的按比例缩小技术之一，已经提出了多栅晶体管，在该多栅晶体管中，鳍形或纳米线形的硅主体形成在基板上，然后栅极形成在硅主体的表面上。因为多栅晶体管使用三维沟道，所以这种多栅晶体管允许容易的按比例缩小。此外，可以增强电流控制能力而不增加多栅晶体管的栅长度。此外，可以有效地抑制短沟道效应(SCE)，该短沟道效应是沟道区的电势受漏极电压影响的现象。
技术实现思路
本公开的一个技术目的是提供一种具有改善的操作特性的半导体器件。根据本公开的目的不限于以上阐述的那些，对于本领域的技术人员而言，除了以上阐述的那些之外的目的将从以下描述被清楚地理解。根据本专利技术构思的一方面，提供一种半导体器件，该半导体器件包含：包含第一区域和第二区域的基板；在第一区域中的第一和第二栅电极，在基板上彼此平行地延伸并且彼此间隔开第一距离；在第二区域中的第三和第四栅电极，在基板上彼此平行地延伸并且彼此间隔开大于第一距离的第二距离；在第一区域中的形成在基板上在第一和第二栅电极之间的第一凹槽；在第二区域中的形成在基板上在第三和第四栅电极之间的第二凹槽；填充第一凹槽的第一外延源极/漏极；以及填充第二凹槽的第二外延源极/漏极，其中第一外延源极/漏极的上表面的最高部分比第二外延源极/漏极的上表面的最高部分高。根据本专利技术构思的另一方面，提供一种半导体器件，该半导体器件包含：包含第一至第四区域的基板；在第一区域中的第一和第二栅电极，在基板上彼此平行地延伸并且彼此间隔开第一距离；在第二区域中的第三和第四栅电极；在基板上彼此平行地延伸并且彼此间隔开不同于第一距离的第二距离；在第三区域中的第五和第六栅电极，在基板上彼此平行地延伸并且彼此间隔开第一距离；在第四区域中的第七和第八栅电极，在基板上彼此平行地延伸并且彼此间隔开第二距离；在第一区域中的在基板上在第一和第二栅电极之间形成的第一凹槽；在第二区域中的在基板上在第三和第四栅电极之间形成的第二凹槽；在第三区域中的在基板上在第五和第六栅电极之间形成的第三凹槽；在第四区域中的在基板上在第七和第八栅电极之间形成的第四凹槽；以及分别填充第一至第四凹槽的第一至第四外延源极/漏极，其中第一和第二外延源极/漏极的上表面的高度彼此不同，第三和第四外延源极/漏极的上表面的高度彼此相等。根据本专利技术构思的另一方面，提供一种半导体器件，该半导体器件包含：包含第一区域和第二区域的基板；在第一和第二区域中的分别从基板伸出的第一和第二鳍型图案；在第一鳍型图案上交叉第一鳍型图案的第一栅电极；在第二鳍型图案上交叉第二鳍型图案的第二栅电极；形成在第一栅电极的两侧的第一外延源极/漏极；以及形成在第二栅电极的两侧的第二外延源极/漏极，其中第一外延源极/漏极的宽度小于第二外延源极/漏极的宽度，第一外延源极/漏极的上表面比第二外延源极/漏极的上表面高。根据本专利技术构思的另一方面，提供一种半导体器件，该半导体器件包含：包含第一至第三区域的基板；分别形成在第一至第三区域中的第一至第三栅电极；形成在第一栅电极的两侧的第一外延源极/漏极；形成在第二栅电极的两侧的第二外延源极/漏极；以及形成在第三栅电极的两侧的第三外延源极/漏极，其中第一外延源极/漏极的宽度小于第二外延源极/漏极的宽度，第二外延源极/漏极的宽度小于第三外延源极/漏极的宽度，第一外延源极/漏极的上表面高于第二外延源极/漏极的上表面，第二外延源极/漏极的上表面高于第三外延源极/漏极的上表面。根据本公开的一实施方式，一种半导体器件包含：包含第一和第二鳍型有源图案的基板；分别形成在第一和第二鳍型有源图案上的第一和第二栅电极；形成在第一和第二鳍型有源图案之间的第一源极/漏极图案；分别形成在第一和第二栅电极与第一和第二鳍型有源图案之间的栅绝缘体层；以及形成在第一和第二栅电极与第一源极/漏极图案之间的栅间隔物，其中第一源极/漏极图案的顶表面的中心部分低于第一源极/漏极图案的顶表面的边缘部分，其中第一源极/漏极图案的中心部分的深度小于第一源极/漏极图案的高度的60％且大于第一源极/漏极图案的高度的10％，其中第一源极/漏极图案的高度是在截面图中第一源极/漏极图案的下表面的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离，其中该中心部分的深度是在截面图中第一源极/漏极图案的上表面的中心部分的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离。根据本公开的一实施方式，一种半导体器件包含：形成在基板上的第一和第二鳍型有源图案；分别形成在第一和第二鳍型有源图案上的第一和第二栅电极；形成在第一和第二鳍型有源图案之间的第一源极/漏极图案；分别形成在第一和第二栅电极与第一和第二鳍型有源图案之间的栅绝缘体层；以及形成在第一和第二栅电极与第一源极/漏极图案之间的栅间隔物，其中第一源极/漏极图案的顶表面的中心部分高于第一源极/漏极图案的顶表面的边缘部分，其中第一鳍型有源图案的高度在第一源极/漏极图案的高度的50％至90％之间，其中第一源极/漏极图案的高度是在截面图中第一源极/漏极图案的下表面的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离，其中第一鳍型有源图案的高度是在截面图中第一源极/漏极图案的下表面的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离。附图说明对于本领域的普通技术人员而言，通过参考附图详细描述本公开的示例性实施方式，本公开的以上和其它的目的、特征和优点将变得更明显，在图中：图1是提供用来说明根据一些示例性实施方式的半导体器件的布局图；图2是沿图1的线A-A'和B-B'截取的截面图；图3是沿图1的线C-C'截取的截面图；图4是沿图1的线D-D'截取的截面图；图5是提供用来说明根据一些示例性实施方式的半导体器件的布局图；图6是沿图5的线A-A'和B-B'截取的截面图；图7是提供用来说明根据一些示例性实施方式的半导体器件的布局图；图8是沿图7的线A-A'和B-B'截取的截面图；图9是提供用来说明根据一些示例性实施方式的半导体器件的比较截面图；图10是提供用来说明根据一些示例性实施方式的半导体器件的比较截面图；图11是提供用来说明根据一些示例性实施方式的半导体器件的截面图；图12是提供用来说明根据一些示例性实施方式的半导体器件的截面图；图13是提供用来说明根据一些示例性实施方式的半导体器件的截面图；图14是提供用来说明根据一些示例性实施方式的半导体器件的扩大截面图；图15是提供用来说明根据一些示例性实施方式的半导体器件的扩大截面图；图16是提供用来说明根据一些示例性实施方式的半导体器件的截面图；图17是提供用来说明在图16的第二区域中的硅化物的形状的放大图；图18是提供用来说明在图16的第四区域中的硅化物的形状的放大图；图19是提供用来说明在图16的第六区域中的硅化物的形状的放大图；图20是包括依照根据示例性实施方式的半导体器件制造方法的半导体器件的系统上芯片(SoC)系统的框图；和图21是包括依照根据示例性实施方式的半导体器件制造方法的半导体器件的电子系统的框图。具体实施方式现在，在下文中将参考附图更全面地描述本专利技术构思的示例实施方式的方面。然而，本专利技术可以以许多不同的形式实施且不应被理解为限于此处阐述的实施方式。本文档来自技高网...

【技术保护点】
一种半导体器件，包含：包含第一区域和第二区域的基板；在所述第一区域中的第一和第二栅电极，在所述基板上彼此平行地延伸，而且彼此间隔开第一距离；在所述第二区域中的第三和第四栅电极，在所述基板上彼此平行地延伸，而且彼此间隔开比所述第一距离大的第二距离；在所述第一区域中的第一凹槽，形成在所述基板上在所述第一和第二栅电极之间；在所述第二区域中的第二凹槽，形成在所述基板上在所述第三和第四栅电极之间；填充所述第一凹槽的第一外延源极/漏极；和填充所述第二凹槽的第二外延源极/漏极，其中所述第一外延源极/漏极的上表面的最高部分高于所述第二外延源极/漏极的上表面的最高部分。

【技术特征摘要】
2015.12.03 KR 10-2015-0171393;2016.01.28 KR 10-2011.一种半导体器件，包含：包含第一区域和第二区域的基板；在所述第一区域中的第一和第二栅电极，在所述基板上彼此平行地延伸，而且彼此间隔开第一距离；在所述第二区域中的第三和第四栅电极，在所述基板上彼此平行地延伸，而且彼此间隔开比所述第一距离大的第二距离；在所述第一区域中的第一凹槽，形成在所述基板上在所述第一和第二栅电极之间；在所述第二区域中的第二凹槽，形成在所述基板上在所述第三和第四栅电极之间；填充所述第一凹槽的第一外延源极/漏极；和填充所述第二凹槽的第二外延源极/漏极，其中所述第一外延源极/漏极的上表面的最高部分高于所述第二外延源极/漏极的上表面的最高部分。2.根据权利要求1所述的半导体器件，其中所述第一外延源极/漏极的上表面包含凸起部分。3.根据权利要求2所述的半导体器件，其中所述凸起部分的最高部分比所述基板的上表面高。4.根据权利要求1所述的半导体器件，其中所述第二外延源极/漏极的上表面包含凹进部分。5.根据权利要求4所述的半导体器件，其中所述凹进部分的上表面的最低部分比所述基板的上表面高。6.根据权利要求4所述的半导体器件，其中所述凹进部分的上表面的最低部分比所述基板的上表面低。7.根据权利要求1所述的半导体器件，其中所述第一和第二区域是NMOS区域。8.根据权利要求1所述的半导体器件，其中所述基板还包含第三和第四区域，并且其中所述半导体器件还包含：在所述第三区域中的第五和第六栅电极，在所述基板上彼此平行地延伸并且彼此间隔开所述第一距离；在所述第四区域中的第七和第八栅电极，在所述基板上彼此平行地延伸并且彼此间隔开所述第二距离；在所述第三区域中的形成在所述基板上在所述第五和第六栅电极之间的第三凹槽；在所述第四区域中的形成在所述基板上在所述第七和第八栅电极之间的第四凹槽；填充所述第三凹槽的第三外延源极/漏极；和填充所述第四凹槽的第四外延源极/漏极，其中所述第三外延源极/漏极的上表面在等于所述第四外延源极/漏极的上表面的高度处。9.根据权利要求8所述的半导体器件，其中所述第三和第四区域是PMOS区域。10.根据权利要求8所述的半导体器件，其中所述第一外延源极/漏极的上表面的最高部分比所述第三外延源极/漏极的上表面高。11.根据权利要求8所述的半导体器件，其中所述第二外延源极/漏极的上表面的最底部分比所述第四外延源极/漏极的上表面低。12.根据权利要求1所述的半导体器件，其中所述基板还包含第五区域，以及所述半导体器件还包含：在所述第五区域中的第九和第十栅电极，在所述基板上彼此平行地延伸并且彼此间隔开大于所述第一距离且小于所述第二距离的第三距离；在所...

【专利技术属性】
技术研发人员：金奇奂，朴起宽，刘庭均，申东石，崔炫烈，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR