集成电路结构及其形成方法技术

集成电路结构包括具有第一k值的第一低k介电层以及具有低于第一k值的第二k值的第二低k介电层。第二低k介电层位于第一低k介电层上面。双镶嵌结构包括具有位于第一低k介电层中的部分的通孔以及位于通孔上方并且连接至通孔的金属线。该金属线包括位于第二低k介电层中的部分。本发明专利技术的实施例还涉及集成电路结构的形成方法。

Integrated circuit structure and forming method thereof

The integrated circuit structure includes a first low k dielectric having a first k value, and a second low k dielectric layer having a second K value below the first k value. The second low k dielectric layer is located on the first low k dielectric layer. The dual damascene structure includes a through hole having a portion in the first low k dielectric layer, and a metal wire positioned above the through hole and connected to the through hole. The metal wire comprises portions located in the second low k dielectric layer. Embodiments of the present invention also relate to methods of forming an integrated circuit structure.

【技术实现步骤摘要】
集成电路结构及其形成方法
本专利技术的实施例涉及集成电路结构及其形成方法。
技术介绍
在半导体晶圆上形成诸如晶体管的集成电路器件。该器件通过金属线和通孔互连以形成功能电路，其中，在后段制程工艺中形成金属线和通孔。为了减小金属线和通孔的寄生电容，在低k介电层中形成金属线和通孔。在低k介电层中的金属线和通孔的形成中，首先蚀刻低k介电层以形成沟槽和通孔开口。低k介电层的蚀刻可以涉及在低k介电材料上方形成图案化的硬掩模，并且使用图案化的硬掩模作为蚀刻掩模以形成沟槽。同样形成与沟槽基本对准的通孔开口。之后，用可以包括铜的金属化材料填充沟槽和通孔开口。之后，实施化学机械抛光(CMP)以去除低k介电层上方的金属化材料的过量部分。金属化材料的剩余部分是金属线或通孔。传统的通孔可能遭受变形，尤其当金属线和通孔的宽度非常小时。例如，略低于通孔与上面的金属线连接的位置的通孔的上部可能遭受扭结，这部分将比位于相应的通孔的上面和下面部分更窄。
技术实现思路
本专利技术的实施例提供了一种集成电路结构，包括：第一低k介电层，具有第一k值；第二低k介电层，位于所述第一低k介电层上面，具有小于所述第一k值的第二k值；以及双镶嵌结构，包括：通孔，具有位于所述第一低k介电层中的部分；和金属线，位于所述通孔上方并且连接至所述通孔，其中，所述金属线包括位于所述第二低k介电层中的部分。本专利技术的另一实施例提供了一种集成电路结构，包括：第一低k介电层，具有第一k值；过渡层，位于所述第一低k介电层上面并且接触所述第一低k介电层，其中，所述过渡层具有低于所述第一k值的第二k值；第二低k介电层，位于所述过渡层上面并且接触所述过渡层，其中，所述第二低k介电层具有低于所述第二k值的第三k值；以及双镶嵌结构，包括：通孔，包括位于所述第一低k介电层中的第一部分；和金属线，位于所述通孔上方并且连接至所述通孔，其中，所述金属线从所述第二低k介电层的顶面延伸至底面。本专利技术的又一实施例提供了一种形成集成电路结构的方法，包括：沉积具有第一k值的第一低k介电层；沉积位于所述第一低k介电层上面并且接触所述第一低k介电层的过渡层，其中，所述过渡层具有低于所述第一k值的第二k值；沉积位于所述过渡层上面并且接触所述过渡层的第二低k介电层，其中，所述第二低k介电层具有低于所述第二k值的第三k值；实施第一蚀刻步骤以蚀刻所述第二低k介电层直至暴露所述过渡层以形成沟槽；实施第二蚀刻步骤以在所述沟槽下面形成连接至所述沟槽的通孔开口，其中，蚀刻所述第一低k介电层；以及填充所述沟槽和所述通孔开口以在所述沟槽中形成金属线和在所述通孔开口中形成通孔。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图11示出了根据一些实施例的互连结构的形成中的中间阶段的截面图。图12示出了根据一些实施例的用于形成互连结构的工艺流程。图13示出了根据一些实施例的位于互连结构下面的FinFET。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。根据各个示例性实施例提供了集成电路的互连结构及其形成方法。示出了形成互连结构的中间阶段。讨论了变化的实施例。贯穿各个视图和各个实施例，相同的标号可以用于指定相同的元件。图1至图11示出了根据一些实施例的集成电路的互连结构的形成中的中间阶段的截面图。在图1至图11中所示的步骤也在图12中的工艺流程200中示出。图1示出了晶圆100，该晶圆100包括半导体衬底20和在半导体衬底20上方形成的部件。根据本专利技术的一些实施例，半导体衬底20包括晶体硅、晶体锗、硅锗、诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP的III-V化合物半导体等。半导体衬底20也可以是块状硅衬底或绝缘体上硅(SOI)衬底。根据本专利技术的一些实施例，晶圆100用于形成器件管芯。在这些实施例中，在半导体衬底20的顶面上形成集成电路器件22。示例性集成电路器件22可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。集成电路器件22的细节不在此处示出。根据可选实施例，晶圆100用于形成插入器。在这些实施例中，没有在衬底20上形成诸如晶体管和二极管的有源器件。在晶圆100中可能(或可能未)形成有诸如电容器、电阻器、电感器等的无源器件。衬底200也可以是实施例中的介电衬底，其中，晶圆100是插入式晶圆。此外，可以形成贯通孔(未示出)以穿透衬底20以互连衬底20的相对侧上的组件。层间电介质(ILD)24形成在半导体衬底20上方并且填充集成电路器件22中的晶体管的栅极堆叠件(未示出)之间的间隔。根据一些示例性实施例，ILD24包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、正硅酸乙酯(TEOS)等。可以使用旋涂、可流动化学汽相沉积(FCVD)等形成ILD24。根据本专利技术的可选实施例，使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)等的沉积方法形成ILD24。同样如图1所示，如果有的话，在ILD24和集成电路器件22上方形成蚀刻停止层26。蚀刻停止层26可以包括碳化硅、氮化硅、氮氧化硅、碳氮化硅等。蚀刻停止层26由相对于上面的介电层30具有高蚀刻选择性的材料形成，并且因此蚀刻停止层26可以用于停止介电层30的蚀刻。接触插塞28形成在ILD24中并且用于电连接至集成电路器件22。例如，接触插塞28可以包括连接至集成电路器件22中的晶体管的栅电极(未示出)的栅极接触插塞以及电连接至晶体管的源极/漏极区域的源极/漏极接触插塞。根据本专利技术的一些实施例，接触插塞28由从钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层中选择的材料形成。接触插塞28的形成可以包括蚀刻ILD24以形成接触开口、将导电材料填充至接触开口直至导电材料填充整个接触开口，并且实施平坦化(诸如化学机械抛光(CMP))以使接触插塞28的顶面与ILD24的顶面水平。在图1中还示出了介电层30，该介电层30在下文中有时称为金属间介电(IMD)层30。根据本专利技术的一些实施例，本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：第一低k介电层，具有第一k值；第二低k介电层，位于所述第一低k介电层上面，具有小于所述第一k值的第二k值；以及双镶嵌结构，包括：通孔，具有位于所述第一低k介电层中的部分；和金属线，位于所述通孔上方并且连接至所述通孔，其中，所述金属线包括位于所述第二低k介电层中的部分。

【技术特征摘要】
2016.01.04 US 14/986,8551.一种集成电路结构，包括：第一低k介电层，具有第一k值；第二低k介电层，位于所述第一低k介电层上面，具有小于所述第一k值的第二k值；以及双镶嵌结构，包括：通孔，具有位于所述第一低k介电层中的部分；和金属线，位于所述通孔上方并且连接至所述通孔，其中，所述金属线包括位于所述第二低k介电层中的部分。2.根据权利要求1所述的集成电路结构，还包括位于所述第一低k介电层上面和位于所述第二低k介电层下面的过渡层，其中，所述过渡层具有低于所述第一k值并且高于所述第二k值的第三k值。3.根据权利要求2所述的集成电路结构，其中，所述金属线具有与所述过渡层的顶面齐平的底面。4.根据权利要求2所述的集成电路结构，其中，所述金属线具有处于所述过渡层的的顶面和底面之间的中间水平的底面。5.根据权利要求2所述的集成电路结构，其中，所述过渡层具有渐变的k值，其中，上部具有比相应的下部更低的k值。6.根据权利要求2所述的集成电路结构，其中，所述第二k值和所述第三k值之间的差高于0.1。7.根据权利要求1所述的集成电路结构，其中，所述第一k值和所述第二k值之间的差高于0.1。8.根据权利要求1...

【专利技术属性】
技术研发人员：王超群，柯忠祁，施伯铮，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71