半导体器件及其制造方法技术

本申请涉及半导体器件及其制造方法。一种半导体器件包括能够在独立于单元性能的情况下实现栅极电容的精细调节的沟槽栅极IGBT。在栅极布线引出区域中，多个沟槽在与Y方向正交的X方向上相互隔开地布置。在平面图中每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状。沟槽栅极电极设置在每个沟槽中，以便电耦合到引出电极。为了在集电极和发射极之间获得足够的击穿电压，将沟槽形成在p型浮置区域中。在平面图中n‑型漂移区域形成在位于沟槽内轮廓的内部的区域中，由此在n‑型漂移区域和沟槽栅极电极之间形成的电容可以被用作反向传输电容。

Semiconductor device and method of manufacturing the same

The invention relates to a semiconductor device and a manufacturing method thereof. A semiconductor device includes a trench gate IGBT capable of achieving fine tuning of gate capacitance in the presence of independent cell performance. A plurality of trenches are spaced apart from each other in a X direction orthogonal to the Y direction in the gate wiring extraction region. Each groove in a planar graph has a shape surrounded by a rectangular outer contour and a rectangular inner contour. A trench gate electrode is disposed in each trench for electrically coupling to the extraction electrode. In order to obtain sufficient breakdown voltage between the collector and emitter, the trench is formed in the P type floating region. In the plan of N type drift region is formed in the interior of the area is located in the groove profile, thus forming capacitance between N type drift region and the trench gate electrode can be used as a reverse transfer capacitance.

【技术实现步骤摘要】
相关申请的交叉引用这里通过参考并入2015年10月22日提交的日本专利申请No.2015-207889的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及半导体器件及其制造方法，并且更具体而言，涉及一种适合于在包括沟槽栅极绝缘栅极双极晶体管(IGBT)的半导体器件中使用的技术。
技术介绍
例如，日本未审专利申请公开No.2013-140885(专利文件1)公开了一种注入增强(IE)型沟槽栅极IGBT，其中单元形成区域基本包括：具有线性有源单元区域的第一线性单位单元区域、具有线性空穴集电极单元区域的第二线性单位单元区域以及位于这些区域之间的线性非有源单元区域。[相关现有技术文件][专利文件][专利文件1]日本未审专利申请公开No.2013-140885
技术实现思路
沟槽栅极IGBT具有以下结构：适合减少反向传输电容和降低接通电阻，同时保持注入增强(IE)效果。然而，如果反向传输电容变得太低，在IGBT的并行操作中的开关波形或者在负载的短路中的瞬时波形振荡，并且在一些情况下，其振荡可能不能被控制。在这样的情况下，单元区域中的沟槽的深度可以被调节，来增加反向传输电容，但是单元性能有时改变或恶化。由于单元区域中的所有沟槽的深度易于变化，难以精细调节它们的值。另一方面，如果反向传输电容变得过高，开关损耗变差。通过以下结合附图对本专利技术的详细描述，本专利技术的其他问题和新颖特征将被更清楚地理解。根据本专利技术一个方面的一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一区域，在平面图中设置在所述半导体衬底的中心处；以及第二区域，在平面图中设置在所述第一区域的外部。所述第一区域包括：多个第一沟槽，在所述第一主表面处在第一方向上延伸并且在与所述第一方向正交的第二方向上彼此隔开地布置；以及多个第一沟槽栅极电极，经由第一绝缘膜设置在相应的所述第一沟槽中。所述第二区域包括：多个第二沟槽，在所述第二方向上彼此隔开地布置，在平面图所述第二沟槽中的每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状；以及多个第二沟槽栅极电极，经由第二绝缘膜设置在相应的所述第二沟槽中。所述第二沟槽栅极电极通过在所述第二沟槽栅极电极之上形成的引出电极而电耦合在一起。所述第一沟槽中的每个沟槽导向至所述第二沟槽中的任意一个沟槽，由此所述第二沟槽栅极电极电耦合到所述第一沟槽栅极电极。此外，所述第二区域包括：设置在所述半导体衬底中的第一导电类型的第一半导体区域；设置在所述第一主表面和所述第一半导体区域之间的所述半导体衬底中的第二导电类型的第二半导体区域，所述第二导电类型与所述第一导电类型不同；以及设置在所述第一半导体区域和所述第二主表面之间的所述半导体衬底中的所述第二导电类型的第三半导体区域。在平面图中所述第二沟槽形成在所述第二半导体区域中，以及在平面图中所述第一导电类型的第四半导体区域形成在以下区域中，所述区域位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部，所述第四半导体区域适于与所述第二绝缘膜接触并且导向至所述第一半导体区域。因此，一个实施例可以实现使得能够独立于单元性能精细调节栅极电容的包括沟槽栅极IGBT的半导体器件。附图说明图1是根据第一实施例的半导体器件(半导体芯片)的平面图；图2是根据第一实施例的半导体器件中的单元形成区域和栅极布线引出区域的部分放大平面图，对应于图1所示交替的长短虚线包围的CGR区域；图3是沿图2中的线E-E’获得的横截面图；图4是沿图2中的线A-A’获得的横截面图；图5是沿图2中的线B-B’获得的横截面图；图6是沿图2中的线C-C’获得的横截面图；图7是沿图2中的线D-D’获得的横截面图；图8是用于第一实施例中的半导体器件的制造步骤的横截面图(图2中的线E-E’获得的横截面图)；图9是用于第一实施例中的半导体器件的制造步骤的横截面图(图2中的线B-B’获得的横截面图)；图10是在图8和图9所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图11是在图8和图9所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图12是在图10和图11所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图13是在图10和图11所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图14是在图12和图13所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图15是在图12和图13所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图16是在图14和图15所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图17是在图14和图15所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图18是在图16和图17所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图19是在图16和图17所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图20是在图18和图19所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图21是在图18和图19所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图22是在图20和图21所示的步骤之后半导体器件的制造步骤的(沿线E-E’获得的)横截面图；图23是在图20和图21所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图24是在图22和图23所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图25是在图22和图23所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图26是在图24和图25所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图27是在图24和图25所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图28是在图26和图27所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图29是在图26和图27所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图30是在图28和图29所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图31是在图28和图29所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图32是在图30和图31所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图33是在图30和图31所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图34是在图32和图33所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图35是在图32和图33所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图36是在图34和图35所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；图37是在图34和图35所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；图38是在第一实施例的改型例子中的半导体器件的栅极布线引出区域的横截面图(沿图2的线D本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一区域，在平面图中设置在所述半导体衬底的中心处；以及第二区域，在平面图中设置在所述第一区域的外部；其中所述第一区域包括：多个第一沟槽，在所述第一主表面处在第一方向上延伸并且在与所述第一方向正交的第二方向上彼此隔开地布置；以及多个第一沟槽栅极电极，经由第一绝缘膜设置在相应的所述第一沟槽中，其中所述第二区域包括：多个第二沟槽，在所述第二方向上彼此隔开地布置，在平面图所述第二沟槽中的每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状；以及多个第二沟槽栅极电极，经由第二绝缘膜设置在相应的所述第二沟槽中，其中所述第二沟槽栅极电极通过在所述第二沟槽栅极电极之上形成的引出电极而电耦合在一起，以及其中所述第一沟槽中的每个沟槽导向至所述第二沟槽中的任意一个沟槽，且所述第二沟槽栅极电极电耦合到所述第一沟槽栅极电极。

【技术特征摘要】
2015.10.22 JP 2015-2078891.一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一区域，在平面图中设置在所述半导体衬底的中心处；以及第二区域，在平面图中设置在所述第一区域的外部；其中所述第一区域包括：多个第一沟槽，在所述第一主表面处在第一方向上延伸并且在与所述第一方向正交的第二方向上彼此隔开地布置；以及多个第一沟槽栅极电极，经由第一绝缘膜设置在相应的所述第一沟槽中，其中所述第二区域包括：多个第二沟槽，在所述第二方向上彼此隔开地布置，在平面图所述第二沟槽中的每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状；以及多个第二沟槽栅极电极，经由第二绝缘膜设置在相应的所述第二沟槽中，其中所述第二沟槽栅极电极通过在所述第二沟槽栅极电极之上形成的引出电极而电耦合在一起，以及其中所述第一沟槽中的每个沟槽导向至所述第二沟槽中的任意一个沟槽，且所述第二沟槽栅极电极电耦合到所述第一沟槽栅极电极。2.根据权利要求1所述的半导体器件，其中所述第二区域还包括：设置在所述半导体衬底中的第一导电类型的第一半导体区域；设置在所述第一主表面和所述第一半导体区域之间的所述半导体衬底中的第二导电类型的第二半导体区域，所述第二导电类型与所述第一导电类型不同；以及设置在所述第一半导体区域和所述第二主表面之间的所述半导体衬底中的所述第二导电类型的第三半导体区域，其中在平面图中所述第二沟槽形成在所述第二半导体区域中；以及其中在平面图中所述第一导电类型的第四半导体区域形成在以下区域中，所述区域位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部，所述第四半导体区域适于与所述第二绝缘膜接触并且导向至所述第一半导体区域。3.根据权利要求2所述的半导体器件，其中所述第四半导体区域和所述第一半导体区域整体形成。4.根据权利要求2所述的半导体器件，其中所述第四半导体区域中的杂质浓度比所述第一半导体区域中的杂质浓度高。5.根据权利要求2所述的半导体器件，其中所述第二半导体区域与所述第二绝缘膜相接触地形成在以下区域中，在平面图中所述区域位于每个所述第二沟槽的外部且在每个所述第二沟槽的外轮廓的外部。6.根据权利要求2所述的半导体器件，其中，所述引出电极电耦合到栅极电极，所述第二半导体区域电耦合到发射极电极，且所述第三半导体区域电耦合到集电极电极。7.根据权利要求1所述的半导体器件，其中所述第二沟槽栅极电极和所述引出电极由相同导电膜整体形成。8.一种制造半导体器件的方法，所述半导体器件包括在平面图中设置在所述半导体衬底的中心处的第一区域以及设置在所述第一区域的外部的第二区域，所述方法包括以下步骤：(a)提供第一导电类型的所述半导体衬底，所述半导体衬底具有第一主表面和与所述第一主表面相对的第二主表面；(b)在所述第一区域中形成在第一方向上延伸的多个第一沟槽，使得所述第一沟槽在所述第一主表面处在与所述第一方向正交的第二方向上彼此隔开，所述第一沟槽中的每个沟槽具有距离所述第一主表面的第一深度；以及，在所述第二区域中形成多个第二沟槽，使得所述第二沟槽在所述第二方向上彼此隔开，所述第二沟槽中的每个沟槽具有距离所述第一主表面的第二深度且在平面图中具有被矩形外轮廓和矩形内轮廓包围的形状；(c)通过向在平面图中位于所述第二沟槽的外部且在各个所述第二沟槽的外轮廓的外部的第二区域中的所述半导体衬底的部分，离子注入与所述第一导电类型不同的第二导电类型的杂质，来形成第一半导体区域，所述第一半导体区域具有距离所述第一主表面的、比所...

【专利技术属性】
技术研发人员：松浦仁，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP