一种半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括步骤：提供衬底；在衬底上淀积层间介质层和接触层，并进行平坦化；选择性刻蚀去除部分厚度的层间介质层；覆盖第一金属层。本发明专利技术在接触层与层间介质层间形成有台阶高度差，从而减小了接触层之上的第一金属层的厚度，使得局部的透光性增强，提高第一金属层光刻时对准的精确度。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种半导体器件及其制造方法。
技术介绍
在目前的半导体制造工艺中，需要用到数十次的光刻工艺，在光刻工艺中光刻机的分辨率以及对准的精确度都会影响到光刻工艺的精准性。通常地，在非器件形成区域上都形成有套刻图案，用作下层图案制作时的对准标记。在器件的制造工艺中，在制作第一层金属层时，金属层变厚，由于金属层的透光性不好，前层的套刻图案不清晰，在进行该金属层的光刻时，与前层的对准的精确度受到影响，影响所形成的器件的性能。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法，以提高接触层套刻图案的清晰度。本专利技术提供了一种半导体器件的制造方法，包括步骤：提供衬底；在衬底上淀积层间介质层和接触层，并进行平坦化；选择性刻蚀去除部分厚度的层间介质层；覆盖第一金属层。可选的，接触层为钨接触，采用化学机械研磨进行平坦化。可选的，采用干法刻蚀选择性去除部分厚度的层间介质层，并进行聚合物的去除。可选的，去除的层间介质层的厚度范围为1000-1500埃。此外，本专利技术还提供了由上述方法形成的半导体器件，包括：衬底；衬底上的层间介质层和接触层，且接触层的上表面高于层间介质层的上表面；接触层上的第一金属层。可选的，接触层为钨接触。可选的，接触层的上表面高于层间介质层的上表面的高度范围为1000-1500埃。本专利技术实施例提供的半导体器件的制造方法，在淀积层间介质层和接触层并进行平坦化之后，在去除部分厚度的层间介质层，使得接触层与层间介质层间具有台阶高度差，从而减小了接触层之上的第一金属层的厚度，使得局部的透光性增强，提高第一金属层光刻时对准的精确度。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：图1示出了根据本专利技术实施例的半导体器件制造方法的流程图；图2-5示出了根据本专利技术实施例的工艺形成半导体器件的各个制造过程的截面示意图。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本专利技术的限制。在本专利技术中，提供了一种半导体器件的制造方法，包括步骤：提供衬底；在衬底上淀积层间介质层和接触层，并进行平坦化；选择性刻蚀去除部分厚度的层间介质层；覆盖第一金属层。在本专利技术中，在淀积层间介质层和接触层并进行平坦化之后，在去除部分厚度的层间介质层，使得接触层与层间介质层间具有台阶高度差，从而减小了接触层之上的第一金属层的厚度，使得局部的透光性增强，提高第一金属层光刻时对准的精确度。为了更好的理解本专利技术的技术方案和技术效果，以下将结合流程图图1和具体的实施例进行详细的描述。首先，在步骤S01，提供衬底100，参考图2所示。在本专利技术的实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底为硅衬底。在本专利技术实施例中，衬底100上已经形成有所需的器件结构(图未示出)，如CMOS器件结构和套刻图案等，衬底上覆盖有氮化硅的覆盖层102，厚度可以为500埃，如图2所示。接着，在步骤S02，在衬底上淀积层间介质层104和接触层108，并进行平坦化，参考图3所示。在本实施例中，首先，淀积层间介质层104，例如采用PETEOS(PlasmaEnhancedTEOS)的氧化硅，厚度可以为6000埃，接着，刻蚀层间介质层104及氮化硅的覆盖层102，形成接触孔，而后，进行衬垫层106的淀积，对于钨(W)的接触，通常会形成Ti/TiN的衬垫层，以提高粘附性和防反射性能，接着填充W的接触层108，如图2所示。而后，进行平坦化工艺，例如采用CMP(化学机械研磨)进行平坦化，直至暴露出层间介质层104，如图3所示。而后，在步骤S03，选择性刻蚀去除部分厚度的层间介质层104，参考图4所示。在本实施例中，采用干法刻蚀选择性去除部分厚度的层间介质层，去除的厚度可以为1500埃，如图4所示，由于采用干法刻蚀，在刻蚀中，会存在与钨形成聚合物(polimide)的情况，在刻蚀后，还要进行聚合物的去除，可以采用湿法腐蚀去除该聚合物。在本专利技术中，在接触层进行平坦化后，增加了层间介质层回刻的步骤，通常地，回刻的厚度在1000-1500埃，同时，剩余的层间介质层需要满足器件对层间介质层厚度的要求。接着，覆盖第一金属层110，参考图5所示。按照传统的工艺在上述器件上溅射第一金属层，如Cu。由于接触层108与层间介质层104间具有台阶高度差，减小了接触层之上的第一金属层的厚度，使得局部的透光性增强，这样，在进行第一金属层的光刻时，提高了同接触层的套刻图案的对准精度。而后，完成器件的后续工艺，如金属层的刻蚀以及其他金属层、互连层的制造。以上所述，仅是本专利技术的较佳实施例而已，并非对本专利技术作任何形式上的限制。可以理解的是，利用本专利技术的制造方法，形成的上述器件结构，可以形成在器件区域的有源器件，也可以形成在非器件区域的套刻图案。此外，本专利技术还提供了由上述方法形成的半导体器件结构，参考图5所示，包括：衬底100；衬底100上的层间介质层104和接触层108，且接触层108的上表面高于层间介质层104的上表面；接触层108上的第一金属层110。在具体的实施例中，接触层为钨接触，在衬底100和层间介质层104之间还形成有氮化硅的覆盖层102，在接触的侧壁和底壁上还形成有Ti/TiN的衬垫层106。在优选的实施例中，接触层的上表面高于层间介质层的上表面的高度范围为1000-1500埃。使得局部的透光性增强，同时不影响器件的性能。虽然本专利技术已以较佳实施例披露如上，然而并非用以限定本专利技术。任何熟悉本领域的技术人员，在不脱离本专利技术技术方案范围情况下，都可利<本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括步骤：提供衬底；在衬底上淀积层间介质层和接触层，并进行平坦化；选择性刻蚀去除部分厚度的层间介质层；覆盖第一金属层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括步骤：
提供衬底；
在衬底上淀积层间介质层和接触层，并进行平坦化；
选择性刻蚀去除部分厚度的层间介质层；
覆盖第一金属层。
2.根据权利要求1所述的制造方法，其特征在于，接触层为钨接触，
采用化学机械研磨进行平坦化。
3.根据权利要求2所述的制造方法，其特征在于，采用干法刻蚀选择
性去除部分厚度的层间介质层，并进行聚合物的去除。
4.根据权利要求1所述的制造...

【专利技术属性】
技术研发人员：唐波，闫江，王红丽，许静，唐兆云，徐烨锋，李春龙，杨萌萌，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11