半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。制作半导体元件的方法包括，首先提供一基底，该基底上设有一鳍状结构以及一浅沟隔离围绕鳍状结构，且鳍状结构包含一上半部以及一下半部。然后去除部分浅沟隔离，暴露出鳍状结构的上半部，再对鳍状结构的上半部进行一氧化制作工艺，将上半部分隔为一第一上半部以及一第二上半部并形成一氧化层于第一上半部周围。

【技术实现步骤摘要】

本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种对鳍状结构顶部进行氧化的方法。
技术介绍
随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。然而，在现有鳍状场效晶体管元件制作工艺中，去除部分鳍状结构后形成凹槽以进行后续外延层成长的标准制作工艺时，常因过渡蚀刻鳍状结构而使鳍状结构略低于周围的浅沟隔离，影响后续外延层的成长。因此如何改良现有鳍状场效晶体管制作工艺以改良前述缺点即为现今一重要课题。
技术实现思路
为解决上述问题，本专利技术优选实施例公开一种制作半导体元件的方法。首先提供一基底，该基底上设有一鳍状结构以及一浅沟隔离围绕鳍状结构，且鳍状结构包含一上半部以及一下半部。然后去除部分浅沟隔离暴露出鳍状结构的上半部，再对鳍状结构的上半部进行一氧化制作工艺，将上半部分隔为一第一上半部以及一第二上半部并形成一氧化层于第一上半部周围。本专利技术另一实施例公开一种半导体元件，包含：一基底，该基底上设有一鳍状结构，该鳍状结构包含一第一上半部、一第二上半部以及一下半部，其中第一上半部与第二上半部包含一阶梯部；以及一浅沟隔离设于鳍状结构周围。附图说明图1至图5为本专利技术优选实施例制作一半导体元件的方法示意图；图6为本专利技术另一实施例的半导体元件结构示意图。主要元件符号说明12基底14鳍状结构16浅沟隔离18外延层20上半部22下半部24第一上半部26第二上半部28氧化层30顶部32下表面34倾斜侧壁36上表面38下表面40倾斜侧壁42上表面44下表面46倾斜侧壁48阶梯部50氧化层52浅沟隔离54上表面具体实施方式请参照图1至图5，图1至图5为本专利技术优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(silicononinsulator,SOI)基板，然后形成至少一鳍状结构14于基底12上，其中鳍状结构14此时与基底12均由相同材料所构成，例如均包含单晶硅。另外本实施例的鳍状结构14虽以一根为例，但其数量并不以此为限，可依据产品需求进行调整，例如可形成一根或一根以上的鳍状结构14于基底12上。依据本专利技术的优选实施例，鳍状结构(finstructure)14优选通过侧壁图案转移(sidewallimagetransfer,SIT)技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fincut)而获得所需的图案化结构，例如条状图案化鳍状结构。除此之外，鳍状结构14的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构14。此制作方法也属本专利技术所涵盖的范围。接着形成一浅沟隔离(shallowtrenchisolation,STI)16并环绕鳍状结构14且浅沟隔离16上表面优选与鳍状结构14上表面齐平，其中浅沟隔离14优选由氧化硅等绝缘材料所构成，但并不局限于此。然后以浅沟隔离16为掩模进行一蚀刻制作工艺，去除部分鳍状结构14以于浅沟隔离16中形成一凹槽(图未示)。接着如图2所示，进行一外延成长制作工艺，以于剩余的鳍状结构14表面成长出一外延层18，其中本实施例的外延层18优选包含锗浓度介于30％至50％的锗化硅，但不排除依据制作工艺需求选用其他掺杂的外延材料。至此即定义出鳍状结构14的上半部20与下半部22，其中上半部20与下半部22优选由不同材料所构成，例如上半部20均由锗化硅等外延材料所构成，而下半部22则优选由单晶硅所构成。接着如图3所示，进行一蚀刻制作工艺，去除部分浅沟隔离16并暴露出鳍状结构14的部分上半部20，使剩余的浅沟隔离16上表面仍高于鳍状结构14下半部22的上表面。随后如图4所示，对被暴露出的鳍状结构14的部分上半部20进行一氧化制作工艺，由此将上半部20分隔为一第一上半部24与一第二上半部26，并同时形成一氧化层28于第一上半部24周围。在本实施例中，氧化制作工艺优选为一低温氧化制作工艺，其优选采用介于700℃至900℃的温度或最佳为800℃的温度将锗原子沉淀或集中至被暴露出的鳍状结构14的部分上半部20顶部，使部分鳍状结构14的顶部缩小而将上半部20划分为两部分，即前述的第一上半部24与第二上半部26，其中第一上半部24的锗浓度介于70％至100％，而第二上半部26的锗浓度则介于30％至50％。需注意的是，虽然氧化层28是以氧化制作工艺形成，而浅沟隔离16是以化学气相沉积制作工艺形成，致密度不同，但在本实施例中，由于氧化层28与浅沟隔离16均由氧化硅所构成，因此以氧化制作工艺形成氧化层28于鳍状结构14第一上半部24的后部分与浅沟隔离16接触的氧化层28仍可能与浅沟隔离16视为一体。如图5所示，接着可选择性再进行一化学气相沉积制作工艺沉积另一氧化层50，并再进行另一蚀刻制作工艺，用以去除部分新的氧化层50与部分氧化层28暴露出鳍状结构14的第一上半部24但不暴露出第二上半部26，使新沉积的氧化层50与剩余的氧化层28及原本的浅沟隔离16一同构成新的浅沟隔离52，且新的浅沟隔离52上表面54高于第一上半部24的下表面或第二上半部24的上表面。之后可进行后续晶体管制作工艺，例如形成一栅极结构(图未示)于浅沟隔离16与鳍状结构14的第一上半部24上以及一源极/漏极区域(图未示)于栅极结构两侧的鳍状结构14第一上半部24内，在此不另加赘述。至此即完成本专利技术优选实施例的一半导体元件的制作。请再参照图5，图5另公开一种本专利技术优选实施例的半导体元件结构。如图5所示，本实施例的半导体元件主要包含一鳍状结构14设于基底12上以及一浅沟隔离52设于该鳍状结构14周围，其中鳍状结构14包含一第一上半部24、一第二上半部26以及一下半部22，第一上半部24与第二上半部26之间包含一阶梯部48，且阶梯部48埋入于浅沟隔离52之中。更具体而言，鳍状本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包含：提供一基底，该基底上设有一鳍状结构以及一浅沟隔离围绕该鳍状结构，该鳍状结构包含一上半部以及一下半部；去除部分该浅沟隔离并暴露出该鳍状结构的该上半部；以及对该鳍状结构的该上半部进行一氧化制作工艺，将该上半部分隔为一第一上半部以及一第二上半部并形成一氧化层于该第一上半部周围。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底，该基底上设有一鳍状结构以及一浅沟隔离围绕该鳍状结构，该鳍状结构包含一上半部以及一下半部；去除部分该浅沟隔离并暴露出该鳍状结构的该上半部；以及对该鳍状结构的该上半部进行一氧化制作工艺，将该上半部分隔为一第一上半部以及一第二上半部并形成一氧化层于该第一上半部周围。2.如权利要求1所述的方法，其中该鳍状结构的该上半部包含锗化硅且该鳍状结构的该下半部包含硅。3.如权利要求1所述的方法，其中该上半部的锗浓度介于30％至50％。4.如权利要求1所述的方法，其中该第二上半部的锗浓度介于30％至50％。5.如权利要求1所述的方法，其中该第一上半部的锗浓度介于70％至100％。6.如权利要求1所述的方法，还包含于进行该氧化制作工艺后去除该氧化层以暴露该第一上半部。7.一种半导体元件，包含：基底，该基底上设有一鳍状结构，该鳍状结构包含第一上半部、第二上半部以及下半部，其中该第一上半部与该第二上半部包含阶梯部；以及浅沟隔离设于该鳍状结构...

【专利技术属性】
技术研发人员：李皞明，林胜豪，江怀慈，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71