一种制作半导体元件的方法技术

本发明专利技术公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一第一区域以及一第二区域，然后形成一材料层于基底上，形成多个第一轴心体于第一区域及第二区域的材料层上，形成多个第一间隙壁于第一轴心体旁，形成一硬掩模于第一区域，修整第二区域的第一间隙壁，去除第一轴心体，利用第一间隙壁去除部分材料层以形成多个第二轴心体，形成多个第二间隙壁于第二轴心体旁，去除第二轴心体以及利用第二间隙壁去除部分基底以形成多个鳍状结构。

【技术实现步骤摘要】

本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种利用两次侧壁图案转移(sidewallimagetransfer,SIT)技术于基底上形成鳍状结构的方法。
技术介绍
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。然而，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。非平面(non-planar)式场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件，具有立体结构可增加与栅极之间接触面积，进而提升栅极对于通道区域的控制，俨然已取代平面式场效晶体管成为目前的主流发展趋势。现有鳍状场效晶体管的制作工艺是先将鳍状结构形成于基底上，再将栅极形成于鳍状结构上。鳍状结构一般为蚀刻基底所形成的条状鳍片，但在尺寸微缩的要求下，各鳍片宽度渐窄，而鳍片之间的间距也渐缩小。因此，其制作工艺也面临许多限制与挑战，例如现有掩模及光刻蚀刻技术受限于微小尺寸的限制，无法准确定义鳍状结构的位置而造成鳍片倒塌，或是无法准确控制蚀刻时间而导致过度蚀刻等问题，连带影响鳍状结构的作用效能。
技术实现思路
为解决上述问题，本专利技术公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一第一区域以及一第二区域，然后形成一材料层于基底上，形成多个第一轴心体于第一区域及第二区域的材料层上，形成多个第一间隙壁于第一轴心体旁，形成一硬掩模于第一区域，修整第二区域的第一间隙壁，去除第一轴心体，利用第一间隙壁去除部分材料层以形成多个第二轴心体，形成多个第二间隙壁于第二轴心体旁，去除第二轴心体以及利用第二间隙壁去除部分基底以形成多个鳍状结构。本专利技术另一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一第一区域以及一第二区域，然后形成一材料层于基底上，形成多个第一轴心体于第一区域及第二区域的材料层上，形成多个第一间隙壁于第一轴心体旁，形成一硬掩模于第一区域，去除第二区域的第一轴心体，利用第一区域的第一轴心体及第一间隙壁与第二区域的第一间隙壁去除部分材料层以形成多个第二轴心体，形成多个第二间隙壁于第二轴心体旁，去除第二轴心体，以及利用第二间隙壁去除部分基底以形成多个鳍状结构。附图说明图1至图9为本专利技术第一实施例制作一半导体元件的方法示意图；图10至图15为本专利技术第二实施例制作一半导体元件的方法示意图。主要元件符号说明12基底14第一区域16第二区域18衬垫氧化层20衬垫氮化层22氧化层24材料层26氮化硅层28氧化层30材料层32第一轴心体34间隙壁36硬掩模38第二轴心体40间隙壁42鳍状结构52基底54第一区域56第二区域58衬垫氧化层60衬垫氮化层62氧化层64材料层66氮化硅层68氧化层72第一轴心体74间隙壁76硬掩模78第二轴心体80间隙壁82鳍状结构具体实施方式请参照图1至图9，图1至图9为本专利技术第一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底，且基底上定义有一第一区域14与一第二区域16。然后依序形成一衬垫氧化层18、一衬垫氮化层20以及一氧化层22于基底12上。接着再依序形成一材料层24于氧化层22上、一氮化硅层26于材料层24上、一氧化层28于氮化硅层26上以及另一材料层30于氧化层28上。在本实施例中，材料层30与材料层24优选包含相同材料，例如两者均包含非晶硅，但不局限于此。如图2所示，接着对材料层30进行一图案转移制作工艺，例如可先形成一图案化光致抗蚀剂(图未示)于材料层30上，并利用蚀刻去除部分未被图案化光致抗蚀剂所覆盖的材料层30，以形成多个图案化材料层或多个第一轴心体32于第一区域14与第二区域16。值得注意的是，由于第一区域14优选于后续制作工艺中用来制作较大线宽或间距的半导体元件，第二区域16则用来形成具有较小线宽或间距的半导体元件，因此本实施例优选于图案化材料层时调整光掩模图案的大小，以于第一区域14与第二区域16上分别形成不同宽度的第一轴心体32，且形成于第二区域16上的各第一轴心体32的线宽优选为此图案转移制作工艺的临界尺寸。以本实施例为例，第一区域14各第一轴心体32的宽度均优选大于第二区域16各第一轴心体32的宽度。然后如图3所示，形成多个间隙壁34于各第一轴心体32旁。在本实施例中，形成间隙壁34的方式可先全面性覆盖一遮盖层(图未示)于氧化层28及所有第一轴心体32上，然后以回蚀刻(etchingback)去除部分遮盖层，以于各第一轴心体32旁形成一间隙壁34。其中遮盖层或间隙壁34优选与下面的氧化层28由不同材料所构成，例如氮化硅，但不局限于此。如图4所示，随后形成一硬掩模36于第一区域14上并覆盖第一轴心体32与部分氧化层28。在本实施例中，硬掩模36可为一图案化光致抗蚀剂，但不局限于此。如图5所示，接着利用覆盖于第一区域14的硬掩模36为掩模进行一修整(trimming)步骤，例如利用蚀刻方式去除或削薄第二区域16的部分间隙壁34。然后如图6所示，先去除第一区域14的硬掩模36，再利用蚀刻去除第一区域14与第二区域16的各第一轴心体32，使氧化层28上仅留下间隙壁34。如图7所示，接着将各间隙壁34的图案转移至材料层24中，例如一同利用第一区域14与第二区域16的间隙壁34为掩模进行一蚀刻制作工艺，去除部分未被间隙壁34所遮蔽的氧化层28、氮化硅层26以及材料层24，以于氧化硅层22上形成多个由图案化材料层24所构成的第二轴心体38。之后再去除第二轴心体38上的间隙壁34、氧化层28以及氮化硅层26。需注意的是，由于第二区域16的间隙壁34已于图5被修整过，因此将间隙壁34的图案转移至材料层24后所形成第一区域14各第二轴心体38宽度均大于第二区域16各第二轴心体38的宽度。然后如图8所示，再形成多个间隙壁40于第二轴心体38旁，其中形成间隙壁40的方式可比照图3中形成间隙壁34的手段，在此不另加赘述。最后如图9所示，先去除第一区域14与第二区域16上的第二轴心体38，然后再一同利用第一区域14与第二区域16的间隙壁40为掩模去除部分未被间隙壁40所遮蔽的氧化层22、衬垫氮化层20、衬垫氧化层18以及部分基底12，最后再搭配鳍状结构切割制作工艺，以于基底12上形成多个鳍状结构42。之后可再依据制作工艺需求去除各鳍状结构42上的间隙壁40、氧化层22、衬垫氮化层20以及衬垫氧化层18，并进行后续鳍状结构晶体管或半导体元件制作工艺，例如再于各鳍状结构间形成浅沟隔离(图未示)，并形成栅极结构以及源极/漏极区域等于鳍状结构上。至此即完成本专利技术第一实施例的半导体元件的制作。请继续参照图10至图15，图10至图15为本专利技术第二实施例制作一半导体元件的方法示意图。如图10所示，首先进行前述图1至图3的制作工艺，例如先依序形成一衬垫氧化层58、一衬垫氮化层60、一氧化层62、一材料层64、一氮化硅层66、一氧化层68以及另一材料层(图未示)于基底52上，图案化材料层以形成多个第一轴心体72以及形成多个间隙壁74于第一轴心体72侧壁。如同前述本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包含：提供一基底，该基底上具有第一区域以及第二区域；形成一材料层于该基底上；形成多个第一轴心体于该第一区域及该第二区域的材料层上；形成多个第一间隙壁于该多个第一轴心体旁；形成一硬掩模于该第一区域；修整该第二区域的该多个第一间隙壁；去除该多个第一轴心体；利用该多个第一间隙壁去除部分该材料层以形成多个第二轴心体；形成多个第二间隙壁于该多个第二轴心体旁；去除该多个第二轴心体；以及利用该多个第二间隙壁去除部分该基底以形成多个鳍状结构。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底，该基底上具有第一区域以及第二区域；形成一材料层于该基底上；形成多个第一轴心体于该第一区域及该第二区域的材料层上；形成多个第一间隙壁于该多个第一轴心体旁；形成一硬掩模于该第一区域；修整该第二区域的该多个第一间隙壁；去除该多个第一轴心体；利用该多个第一间隙壁去除部分该材料层以形成多个第二轴心体；形成多个第二间隙壁于该多个第二轴心体旁；去除该多个第二轴心体；以及利用该多个第二间隙壁去除部分该基底以形成多个鳍状结构。2.如权利要求1所述的方法，其中该第一区域的各该第一轴心体的宽度大于该第二区域的各该第一轴心体的宽度。3.如权利要求1所述的方法，其中该第一区域的各该第二轴心体的宽度大于该第二区域的各该第二轴心体的宽度。4.一种制作半导体元件的...

【专利技术属性】
技术研发人员：冯立伟，林建廷，蔡世鸿，傅思逸，刘鸿辉，洪世芳，林昭宏，郑志祥，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71