半导体器件及其制造方法及包括该器件的电子设备技术
【技术实现步骤摘要】
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
技术介绍
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种能够很好地控制栅长的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；以及绕沟道层的外周形成的栅堆叠。根据本公开的另一方面，提供了一种制造半导...
【技术保护点】
一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；以及绕沟道层的外周形成的栅堆叠。
【技术特征摘要】
1.一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；以及绕沟道层的外周形成的栅堆叠。2.根据权利要求1所述的半导体器件，其中，掺杂浓度突变从第一或第二源/漏层到沟道层由高变低，其变化量级为10-1000倍每10纳米。3.根据权利要求1所述的半导体器件，其中，栅堆叠自对准于沟道层。4.根据权利要求3所述的半导体器件，其中，沟道层的外周相对于第一、第二源/漏层的外周向内凹入，栅堆叠嵌于沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中。5.根据权利要求4所述的半导体器件，还包括：在衬底上形成的隔离层，其中隔离层的顶面处于沟道层的顶面与底面之间。6.根据权利要求1所述的半导体器件，其中，沟道层与第一、第二源/漏层包括相同的半导体材料。7.根据权利要求6所述的半导体器件，其中，第一、第二源/漏层包括重掺杂的硅，且沟道层包括轻掺杂或未掺杂的硅。8.根据权利要求7所述的半导体器件，其中，第一源/漏层和第二源/漏层中的掺杂浓度为1E18-1E21cm-3，沟道层中的掺杂浓度为1E15-1E19cm-3。9.根据权利要求1所述的半导体器件，其中，沟道层包括单晶半导体材料。10.根据权利要求1所述的半导体器件，其中，第一源/漏层、沟道层和第二源/漏层分别是外延生长的半导体层。11.根据权利要求1所述的半导体器件，其中，栅堆叠包括依次叠置的栅介质层、功函数调节层和栅导体层，栅介质层、功函数调节层和栅导体层中至少之一带应力。12.根据权利要求11所述的半导体器件，其中，对于n型器件，栅介质层、功函数调节层和栅导体层的总应力为压应力；对于p型器件，栅介质层、功函数调节层和栅导体层的总应力为拉应力。13.根据权利要求12所述的半导体器件，其中，对于n型器件，沟道中沿源漏方向的总应力为拉应力；对于p型器件，沟道中沿源漏方向的总应力为压应力。14.一种制造半导体器件的方法，包括：在衬底上设置第一半导体层；在第一半导体层上形成第二半导体层，其中在第一半导体层与第二半导体层之间存在由掺杂浓度突变定义的界面；在第二半导体层上形成第三半导体层，其中在第二半导体层与第三半导体层之间存在由掺杂浓度突变定义的界面；在第一半导体层、第二半导体层和第三半导体层中限定该半导体器件的有源区；以及绕第二半导体层的外周形成栅堆叠。15.根据权利要求14所述的方法，其中，掺杂浓度突变从第一或第二半导体层到第二半导体层由高变低，其变化量级为10-1000倍每10纳米。16.根据权利要求14所述的方法，其中，第一、第二和第三半导体层包括相同的半导体材料。17.根据权利要求16所述的方法，其中，第一、第三半导体层包括重掺杂的硅...
【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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