非对称源极/漏极深度制造技术

一种半导体器件，包括：具有第一区和第二区的衬底；位于第一区中的n型晶体管，n型晶体管包括第一组源极/漏极部件；以及位于第二区中的p型晶体管，p型晶体管包括第二组源极/漏极部件。第二组源极/漏极部件比第一组源极/漏极部件延伸得更深。本发明专利技术涉及非对称源极/漏极深度。

【技术实现步骤摘要】

本专利技术涉及非对称源极/漏极深度。
技术介绍
集成电路的制造包括在单个晶圆上形成大量的非常小的器件。随着制造技术的提高，器件变得更小，从而使得更多的器件可以安装在更少量的空间内。通常形成的器件是晶体管。晶体管通常包括栅极端子、源极端子和漏极端子。沟道设置在栅极下方和源极和漏极端子之间。基于施加到栅极的信号，允许或阻止电流流过沟道。随着半导体器件的尺寸减小，期望找到允许具有高性能的低成本高效率器件的方法和结构。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括：松弛的半导体层，位于衬底上，所述衬底包括n型区和p型区；拉伸应变的半导体层，位于所述松弛的半导体层上；压缩应变的半导体层，位于所述p型区中的所述拉伸应变的半导体层上；第一栅极和第二栅极，所述第一栅极位于所述n型区中并且所述第二栅极位于所述p型区中；以及第一组源极/漏极部件和第二组源极/漏极部件，所述第一组源极/漏极部件邻近所述第一栅极并且所述第二组源极/漏极部件邻近所述第二栅极，所述第二组源极/漏极部件比所述第一组源极/漏极部件更深。在上述半导体器件中，还包括：隔离结构，位于所述p型区和所述n型区之间。在上述半导体器件中，所述第一组源极/漏极部件之间的沟道长度大于所述第二组源极/漏极部件之间的沟道长度。在上述半导体器件中，所述第一组源极/漏极部件在面向所述第一组源
极/漏极部件之间的沟道的侧部上具有圆形轮廓。在上述半导体器件中，所述第二组源极/漏极部件包括上部和下部，所述上部包括尖端形轮廓并且所述下部包括笔直轮廓。在上述半导体器件中，所述拉伸应变的半导体层的晶格常数小于所述松弛的半导体层的晶格常数。在上述半导体器件中，所述压缩应变的半导体层的晶格常数大于所述松弛的半导体层的晶格常数。在上述半导体器件中，所述第一组源极/漏极部件的晶格常数小于所述拉伸应变的半导体层的晶格常数。在上述半导体器件中，所述第二组源极/漏极部件的晶格常数大于所述压缩应变的半导体层的晶格常数。在上述半导体器件中，所述第一组源极/漏极部件和所述第二组源极/漏极部件在顶部上比在底部上具有更高的掺杂剂浓度。在上述半导体器件中，所述第一组源极/漏极部件不延伸至所述松弛的半导体层。在上述半导体器件中，所述第二组源极/漏极部件延伸至所述松弛的半导体层内。根据本专利技术的另一方面，还提供了一种半导体器件，包括：衬底，具有第一区和第二区；n型晶体管，位于所述第一区中，所述n型晶体管包括第一组源极/漏极部件；以及p型晶体管，位于所述第二区中，所述p型晶体管包括第二组源极/漏极部件；其中，所述第二组源极/漏极部件比所述第一组源极/漏极部件延伸得更深。在上述半导体器件中，所述p型晶体管和所述n型晶体管是鳍式场效应晶体管(finFET)。在上述半导体器件中，所述n型晶体管的沟道包括拉伸应变的材料，并且所述p型晶体管的沟道包括压缩应变的材料。在上述半导体器件中，沿着所述第一组源极/漏极部件的顶部的所述第一组源极/漏极部件的部分比所述第一组源极/漏极部件的剩余部分包括更高浓度的n型掺杂剂。在上述半导体器件中，沿着所述第二组源极/漏极部件的顶部的所述第二组源极/漏极部件的部分比所述第二组源极/漏极部件的剩余部分包括更高浓度的p型掺杂剂。根据本专利技术的又一方面，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上形成松弛的半导体层，所述衬底包括n型区和p型区；在所述松弛的半导体层上形成拉伸应变的半导体层；蚀刻位于所述p型区中的所述拉伸应变的半导体层的部分；在所述p型区中的所述拉伸应变的半导体层上形成压缩应变的半导体层；形成位于所述n型区中的第一栅极和位于所述p型区中的第二栅极；以及形成邻近所述第一栅极的第一组源极/漏极部件和邻近所述第二栅极的第二组源极/漏极部件，所述第二组源极/漏极部件比所述第一组源极/漏极部件更深。在上述方法中，还包括：在所述p型区和所述n型区之间形成隔离结构。在上述方法中，还包括：在形成所述压缩应变的半导体层之后，蚀刻所述隔离结构以在所述n型区中形成第一鳍式结构和在所述p型区中形成第二鳍式结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1H是根据本文描述的原理的一个实例的示出用于形成具有非对称源极/漏极部件深度的器件的示例性工艺的图。图2A至图2B是根据本文描述的原理的一个实例的示出源极/漏极部件的掺杂浓度的图。图3是根据本文描述的原理的一个实例的示出用于形成具有非对称源极/漏极深度的器件的示例性方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本专利技术。当然，这些仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。根据本文描述的原理，半导体器件具有处于p型和n型晶体管之间的不同深度处的源极/漏极部件。具体地，n型器件比p型器件具有更浅的源极/漏极部件。n型器件和p型器件的源极/漏极部件可能在其他方面不同，以改进器件的性能。例如，n型器件的源极/漏极部件可能具有圆形轮廓，而p型器件的源极/漏极部件可能具有带有尖端或顶点的轮廓。图1A至图1H是示出用于形成具有非对称源极/漏极部件深度的器件的示例性工艺的图。图1A示出了具有n型区101和p型区103的半导体衬底102。半导体衬底102具有设置在其上的松弛的半导体层104。在松弛的半导体层104上设置拉伸应变的半导体层106。半导体衬底102可以是半导体晶圆的一部分。半导体衬底102由诸如硅的半导体材料制成。也可以使用其他类型的半导体材料。半导体衬底102具有n型区，这意味着它旨在用于n型晶体管。因此，n型区包括p阱。P阱是掺杂有诸如硼的p型掺杂剂的半导体的一部分。此外，半导体衬底102还包括p型区，这意味着它旨在用于p型晶体管。因此，p型区可以包括n
阱。n阱是掺杂有诸如砷和磷的n型掺杂剂的半导体衬底的一部分。在半导体衬底102上形成松弛的半导体层104。松弛的半导体层104可以具有大于1微米的厚度。可以通过外延生长工艺形成松弛的半导体层104。外延生长工艺是在衬底晶体材料的表面上生长一种晶本文档来自技高网...

【技术保护点】
一种半导体器件，包括：松弛的半导体层，位于衬底上，所述衬底包括n型区和p型区；拉伸应变的半导体层，位于所述松弛的半导体层上；压缩应变的半导体层，位于所述p型区中的所述拉伸应变的半导体层上；第一栅极和第二栅极，所述第一栅极位于所述n型区中并且所述第二栅极位于所述p型区中；以及第一组源极/漏极部件和第二组源极/漏极部件，所述第一组源极/漏极部件邻近所述第一栅极并且所述第二组源极/漏极部件邻近所述第二栅极，所述第二组源极/漏极部件比所述第一组源极/漏极部件更深。

【技术特征摘要】
2014.12.24 US 14/582,4311.一种半导体器件，包括：松弛的半导体层，位于衬底上，所述衬底包括n型区和p型区；拉伸应变的半导体层，位于所述松弛的半导体层上；压缩应变的半导体层，位于所述p型区中的所述拉伸应变的半导体层上；第一栅极和第二栅极，所述第一栅极位于所述n型区中并且所述第二栅极位于所述p型区中；以及第一组源极/漏极部件和第二组源极/漏极部件，所述第一组源极/漏极部件邻近所述第一栅极并且所述第二组源极/漏极部件邻近所述第二栅极，所述第二组源极/漏极部件比所述第一组源极/漏极部件更深。2.根据权利要求1所述的半导体器件，还包括：隔离结构，位于所述p型区和所述n型区之间。3.根据权利要求1所述的半导体器件，其中，所述第一组源极/漏极部件之间的沟道长度大于所述第二组源极/漏极部件之间的沟道长度。4.根据权利要求1所述的半导体器件，其中，所述第一组源极/漏极部件在面向所述第一组源极/漏极部件之间的沟道的侧部上具有圆形轮廓。5.根据权利要求1所述的半导体器件，其中，所述第二组源极/漏极部件包括上部和下部，所述上部包括尖端形轮廓并且所述下部包括笔直轮廓。6.根据权利要...

【专利技术属性】
技术研发人员：彭成毅，杨玉麟，何嘉政，邱荣标，李宗霖，叶致锴，张智胜，杨育佳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71