三维半导体存储器件及其制造方法技术

提供一种半导体存储器件，包括：基板；层叠结构，包括竖直地层叠在基板上的栅电极；竖直沟道部，穿过栅电极；掺杂区，提供在层叠结构的侧部的基板中；公共源极插塞，在基板上并电连接到掺杂区；单元接触插塞，分别连接到栅电极。公共源极插塞的顶表面处于与所述单元接触插塞的顶表面不同的水平处。

【技术实现步骤摘要】

专利技术构思一般地涉及半导体器件，更具体地，涉及半导体存储器件及其制造方法。
技术介绍
半导体器件已经被高度集成以提供高性能和降低成本。具体地，半导体存储器件的集成密度会直接影响半导体存储器件的成本。常规二维(2D)存储器件的集成密度可以主要通过单位存储单元占据的面积而确定，所以会极大地受到形成精细图案的技术的影响。然而，由于需要极高价的装置来形成精细图案，所以2D存储器件的集成密度继续增加但仍受到限制。为了克服这些限制，已经开发了包括三维布置的存储单元的3D半导体存储器件。
技术实现思路
本专利技术构思的一些实施方式提供一种半导体存储器件，包括：基板；层叠结构，包括竖直地层叠在基板上的栅电极；竖直沟道部，穿过栅电极；掺杂区，提供在层叠结构的侧部的基板中；公共源极插塞，设置在基板上并电连接到掺杂区；单元接触插塞，分别连接到栅电极。公共源极插塞的顶表面可以设置在与单元接触插塞的顶表面不同的水平处。在其他实施方式中，单元接触插塞的顶表面可以处于比公共源极插塞的顶表面高的水平处。在其他实施方式中，半导体存储器件可以还包括顺序地层叠在层叠结构上的第一分离绝缘层和第二分离绝缘层。公共源极插塞可以向上延伸以穿过第一分离绝缘层，公共源极插塞的顶表面可以设置在与第一分离绝缘层的顶表面基本上相同的水平处。单元接触插塞可以向上延伸以穿过第一和第二分离绝缘层，单元接触插塞的顶表面可以设置在与第二分离绝缘层的顶表面基本上相同的水平处。在一些实施方式中，第二分离绝缘层可以延伸到公共源极插塞上以覆盖公共源极插塞的顶表面。在其他实施方式中，竖直沟道部的顶表面可以低于公共源极插塞的顶表面和单元接触插塞的顶表面。在其他实施方式中，基板可以包括其中设置竖直沟道部的单元阵列区、其中设置单元接触插塞的接触区、以及外围电路区。在这些实施方式中，半导体存储器件可以还包括设置在外围电路区的基板上的外围栅图案、提供在外围栅图案的侧部的基板中的外围掺杂区、以及设置在外围电路区的基板上的外围接触插塞。外围接触插塞可以电连接到外围栅图案和外围掺杂区。在一些实施方式中，外围接触插塞的顶表面可以设置在与单元接触插塞的顶表面基本上相同的水平处。本专利技术构思的其他实施方式提供一种半导体存储器件，包括：基板，包括单元阵列区和接触区；层叠结构，包括竖直地层叠在基板上的栅电极；穿过栅电极的竖直沟道部，在单元阵列区的基板上；掺杂区，提供在层叠结构的侧部的基板中；公共源极插塞，设置在基板上并电连接到掺杂区；以及单元接触插塞，分别连接到接触区的基板上的栅电极。竖直沟道部的顶表面、公共源极插塞的顶表面和每个单元接触插塞的顶表面可以设置在彼此不同的水平处。在其他实施方式中，竖直沟道部的顶表面可以设置在比公共源极插塞的顶表面低的水平处。在一些实施方式中，竖直沟道部的顶表面可以处于比公共源极插塞的顶表面低的水平处，公共源极插塞的顶表面可以处于比单元接触插塞的顶表面低的水平处。本专利技术构思的其他实施方式提供一种三维半导体存储器件，包括：层叠结构，包括竖直地层叠在基板上的栅电极；穿过栅电极的竖直沟道部，在基板的单元阵列区中的基板上；掺杂区，在层叠结构的侧部的基板中；在基板上的公共源极插塞，公共源极插塞电连接到掺杂区；单元接触插塞，分别连接到在基板的接触区中的基板上的栅电极；外围栅图案，在基板的外围电路区中的基板上；外围掺杂区，在外围栅图案的侧部的基板中；以及外围接触插塞，在外围电路区的基板上。竖直沟道部的顶表面、公共源极插塞的顶表面、以及单元接触插塞和外围接触插塞的每个的顶表面处于彼此不同的水平
处。在其他实施方式中，竖直沟道部的顶表面可以处于比公共源极插塞的顶表面低的水平处。在一些实施方式中，竖直沟道部的顶表面可以处于比单元接触插塞的顶表面低的水平处。在其他实施方式中，竖直沟道部的顶表面可以处于比公共源极插塞的顶表面低的水平处。公共源极插塞的顶表面可以处于比单元接触插塞的顶表面低的水平处。在其他实施方式中，外围接触插塞可以电连接到外围栅图案和外围掺杂区。外围接触插塞的顶表面设置可以在与单元接触插塞的顶表面基本上相同的水平处。附图说明考虑附图和伴随的详细说明，专利技术构思将变得更加明显。图1是示出根据本专利技术构思的一些实施方式的半导体存储器件的平面图。图2是沿图1的线I-I’和II-II’截取的截面图，示出根据本专利技术构思的一些实施方式的半导体存储器件。图3是沿图1的线I-I’和II-II’截取的截面图，示出根据专利技术构思的一些实施方式的半导体存储器件。图4A至4M是沿图1的线I-I’和II-II’截取的截面图，示出根据本专利技术构思的一些实施方式制造半导体存储器件的操作步骤。图5是示出根据本专利技术构思的一些实施方式的包括半导体存储器件的电子系统的示例的示意性框图。图6是示出根据专利技术构思的一些实施方式的包括半导体存储器件的存储系统的示例的示意性框图。具体实施方式现在将在下文参照附图更充分地说明专利技术构思，在附图中示出专利技术构思的示范实施方式。专利技术构思的优点和特征以及实现它们的方法通过以下示范实施方式将是明显的，将参照附图更具体地描述示范实施方式。然而，应当
指出，专利技术构思不局限于以下示范实施方式，并可以以各种形式实现。因此，示范实施方式仅提供用于公开专利技术构思并使本领域技术人员知道专利技术构思的类别。在附图中，专利技术构思的实施方式不局限于这里提供的具体示例并且为了清楚而被夸大。在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制专利技术。如在此所用的，单数术语“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。将理解，当一元件被称为“连接到”或“联接到”另一元件时，它可以直接连接到或联接到另一元件，或者可以存在插入元件。类似地，将理解，当诸如层、区域、或基板的元件被称为“在”另一元件“上”时，它可以直接在另一元件上，或者可以存在插入元件。相反，术语“直接”意味着没有插入元件。将进一步理解，当在此使用时，术语“包括”和/或“包含”表示存在所述特征、整体、步骤、操作、元件和/或部件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。另外，将以截面图作为专利技术构思的理想示范性视图描述在详细说明中的实施方式。因此，示范性视图的形状可以根据制造工艺和/或容许误差而改变。因此，专利技术构思的实施方式不局限于在示范性视图中示出的具体形状，但可以包括可以根据制造工艺产生的其他形状。在附图中示例的区域具有一般的性质，并且用于示出元件的具体形状。因此，这不应该理解为限于专利技术构思的范围。还将理解，虽然术语第一、第二、第三等等可以在此使用以说明各种元件，但这些元件不应该被这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，在一些实施方式中的第一元件在其他实施方式中可以被称为第二元件而不背离本专利技术的教导。这里说明和示出的本专利技术构思的多个方面的示范实施方式包括它们的互补配对物。相同的附图标记或者相同的参考指示符在整个说明书中表示相同的元件。此外，这里参照作为理想化示范性图示的截面图和/或平面图描述了示范实施方式。因此，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示范实施方式本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：基板；层叠结构，包括竖直地层叠在所述基板上的栅电极；竖直沟道部，穿过所述栅电极；掺杂区，在所述层叠结构的侧部的所述基板中；在所述基板上的公共源极插塞，所述公共源极插塞电连接到所述掺杂区；以及单元接触插塞，分别连接到所述栅电极，其中所述公共源极插塞的顶表面处于与所述单元接触插塞的顶表面不同的水平处。

【技术特征摘要】
2015.03.31 KR 10-2015-0045675;2015.05.22 KR 10-2011.一种半导体存储器件，包括：基板；层叠结构，包括竖直地层叠在所述基板上的栅电极；竖直沟道部，穿过所述栅电极；掺杂区，在所述层叠结构的侧部的所述基板中；在所述基板上的公共源极插塞，所述公共源极插塞电连接到所述掺杂区；以及单元接触插塞，分别连接到所述栅电极，其中所述公共源极插塞的顶表面处于与所述单元接触插塞的顶表面不同的水平处。2.如权利要求1所述的器件，其中所述单元接触插塞的所述顶表面处于比所述公共源极插塞的所述顶表面高的水平处。3.如权利要求1所述的器件，还包括：第一分离绝缘层和第二分离绝缘层，顺序地层叠在所述层叠结构上，其中所述公共源极插塞向上延伸以穿过所述第一分离绝缘层；其中所述公共源极插塞的所述顶表面设置在与所述第一分离绝缘层的顶表面基本上相同的水平处；其中所述单元接触插塞向上延伸以穿过所述第一分离绝缘层和所述第二分离绝缘层；其中所述单元接触插塞的所述顶表面设置在与所述第二分离绝缘层的顶表面基本上相同的水平处。4.如权利要求3所述的器件，其中所述第二分离绝缘层延伸到所述公共源极插塞上以覆盖所述公共源极插塞的所述顶表面。5.如权利要求1所述的器件，其中所述竖直沟道部的顶表面低于所述公共源极插塞的所述顶表面和所述单元接触插塞的所述顶表面。6.如权利要求1所述的器件，其中所述基板包括：单元阵列区，包括所述竖直沟道部；接触区，包括所述单元接触插塞；和外围电路区，所述半导体存储器件还包括：外围栅图案，在所述外围电路区的所述基板上；外围掺杂区，在所述外围栅图案的侧部的所述基板中；和在所述外围电路区的所述基板上的外围接触插塞，所述外围接触插塞电连接到所述外围栅图案和所述外围掺杂区。7.如权利要求6所述的器件，其中所述外围接触插塞的顶表面处于与所述单元接触插塞的所述顶表面基本上相同的水平处。8.如权利要求6所述的器件，其中所述外围接触插塞的顶表面设置在与所述单元接触插塞的所述顶表面不同的水平处。9.如权利要求8所述的器件，其中所述外围接触插塞的所述顶表面处于比所述单元接触插塞的所述顶表面高的水平处。10.一种半导体存储器件，包括：基板，包括单元阵列区和接触区；层叠结构，包括竖直地层叠在所述基板上的栅电极；穿过所述栅电极的竖直沟道部，在所述单元阵列区的所述基板上；掺杂区，在所述层叠结构的侧部的所述基板中；在所述基板上的公共源极插塞，所述公共源极插塞...

【专利技术属性】
技术研发人员：姜周宪，车俊昊，玄忠一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR