一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续加工。本发明专利技术实现了类SOI衬底，并在其上形成器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。

【技术实现步骤摘要】

本专利技术属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(Partially Depletion)向全部耗尽(Fully Depletion)转变，当顶层硅小于50nm时，为超薄SOI(Ultra thin SOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。然而，目前SOI衬底的造价较高，且提供的SOI衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
技术实现思路
本专利技术的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现SOI器件的集成且各层厚度可调。为实现上述目的，本专利技术的技术方案为：一种半导体器件的制造方法，包括步骤：提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续加工。可选的，采用外延工艺，在衬底上依次形成第一半导体层和第二半导体层的叠层。可选的，所述衬底为硅衬底，所述第一半导体层为GexSi1-x，其中0<x<1，所述第二半导体层为硅。可选的，进行器件的后续加工的步骤包括：在栅极的侧壁上形成侧墙；在栅极两侧形成源漏区；覆盖源漏区及栅极，形成层间介质层。可选的，所述栅极为伪栅极；还包括步骤：去除伪栅极，并重新形成替代栅极。可选的，通过选择性外延工艺，在栅极两侧的第二半导体层上形成源漏区。此外，本专利技术还提供了一种半导体器件，包括：半导体衬底；衬底上的空腔以及其上的第二半导体层，空腔中填充有第二半导体层及衬底的氧化物；第二半导体层上的器件结构；第二半导体层中的刻蚀孔，位于栅极的侧面，刻蚀孔的侧壁上形成有第二半导体层的氧化物。可选的，衬底为体硅衬底，第二半导体层为外延硅。可选的，器件结构的源漏区为外延源漏层。本专利技术的半导体器件的制造方法，在衬底上形成第一半导体层和第二半导体层，并在其上形成栅极，而后，通过刻蚀孔来去除第一半导体层形成空腔，并通过氧化工艺填充空腔，实现类SOI衬底，并在其上形成器件，
具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层的厚度实现沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。附图说明为了更清楚地说明本专利技术实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本专利技术的半导体器件的制造方法的流程图；图2-图10A为根据本专利技术实施例制造半导体器件的各个制造过程中的结构示意图，其中，图2-10为各个制造过程的俯视图，图2A-10A图相应俯视图的AA向截面示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。参考图1所示，本专利技术提供了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续
加工。在本专利技术中，在衬底上形成第一半导体层和第二半导体层，并在其上形成栅极，而后，通过刻蚀孔来去除第一半导体层形成空腔，并通过氧化工艺填充空腔，实现类SOI衬底，并在其上形成器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层的厚度实现沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。为了更好的理解本专利技术的技术方案和技术效果，以下将结合本专利技术的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。首先，在步骤S01，提供半导体衬底100，参考图2和图2A(图2的AA向截面图)所示。在本专利技术实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。而后，在步骤S02，在所述衬底100上形成第一半导体层102和第二半导体层104的叠层，参考图2和图2A所示。在本实施例中，可以采用外延生长(EPI)工艺，如图2所示，在体硅衬底100上依次外延生长第一半导体层102和第二半导体层104，其中，所述第一半导体层可以为GexSi1-x，其中0<x<1，厚度可以为1-200nm，典型的可以10nm或200nm；所述第二半导体层可以为硅，厚度可以为3-200nm，典型的可以为10nm或15nm。外延工艺可以形成晶体结构的半导体层，其为质量较高的半导体层，以便提高所形成的器件的性能。在外延形成第一和第二半导体层后，可以进行第一半导体层102、第二半导体层104和衬底100的刻蚀，并进行介质材料如氧化硅的填充，从而形成隔离结构(图未示出)。当然，可以根据器件的具体需要，采用其他的方法来形成半导体层。在本专利技术中，第一和第二半导体层的厚度可以根据器件的需要来选择，其厚度可控制后续形成器件结构的埋层及沟道层的厚度，即相当于SOI衬
底中埋层和顶层硅的作用，在器件最终的第二半导体层的厚度小于50nm时，可以用于形成UTSOI器件。接着，在步骤S03，在第二半导体层106上形成栅极108，参考图3和图3A(图3的AA向截面示意图)所示。在本专利技术中，该栅极可以为前栅工艺中的栅极，也可以为后栅工艺中的伪栅。在本实施例中，该栅极为伪栅极，具体的，首先，淀积栅介质层和伪栅极，栅介质层例如可以为热氧化层或其他合适的介质材料本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括步骤：提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续加工。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括步骤：提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续加工。2.根据权利要求1所述的制造方法，其特征在于，采用外延工艺，在衬底上依次形成第一半导体层和第二半导体层的叠层。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSi1-x，其中0<x<1，所述第二半导体层为硅。4.根据权利要求1所述的制造方法，其特征在于，进行器件的后续加工的步骤包括：在栅极的侧壁上形成侧墙...

【专利技术属性】
技术研发人员：唐兆云，徐烨锋，唐波，王红丽，许静，李春龙，杨萌萌，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11