一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。本发明专利技术可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。

【技术实现步骤摘要】

本专利技术属于半导体制造领域，尤其涉及一种半导体器件的制造方法。
技术介绍
随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Si 1 icon-On-1nsulator)技术应运而生。SOI衬底分厚层和薄层S0I，薄层S0I器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层??圭小于50nm时，为超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄S0I成为22nm以下尺寸工艺的理想解决方案。然而，目前S0I衬底的造价较高，且提供的S0I衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
技术实现思路
本专利技术的目的在于克服现有技术中的不足，提供，可利用体衬底实现SOI器件且埋氧厚度可调。为实现上述目的，本专利技术的技术方案为:一种半导体器件的制造方法，包括步骤:提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。可选的，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为:在半导体衬底上依次外延生长第一半导体层和第二半导体层。可选的，所述衬底为硅衬底，所述第一半导体层为GexSilx，其中0〈χ〈1，所述第二半导体层为石圭。可选的，在空腔及刻蚀孔中填充介质材料的步骤具体为:采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。可选的,所述第一介质层为高k介质材料，第二介质层为氧化石圭。形成空腔的步骤具体为:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。可选的，还包括步骤:刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。此外，本专利技术还提供了上述方法形成的半导体器件，包括:半导体衬底；半导体衬底上的第一介质层以及其上的第二半导体层；第二半导体层上的器件结构，所述介质层至少位于器件结构的栅极下方；贯穿第二半导体层的刻蚀孔，位于器件结构的栅极的两侧，刻蚀孔中填充有介质材料。可选的，所述刻蚀孔中的介质材料包括刻蚀孔内壁上的第一介质层和填满刻蚀孔的第二介质层。可选的，所述第一介质层为高k介质材料，第二介质层为氧化硅。本专利技术的半导体器件及其制造方法，在衬底上形成第一半导体层和第二半导体层，并在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除至少部分的第一半导体层，并重新形成介质材料层，这样，可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。【附图说明】为了更清楚地说明本专利技术实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本专利技术的半导体器件的制造方法的流程图；图2-图9为根据本专利技术实施例制造半导体器件的各个制造过程中的截面结构示意图。【具体实施方式】为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的【具体实施方式】做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。参考图1所示，本专利技术提供了一种半导体器件的制造方法，包括:提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，所述衬底中形成有叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。本专利技术的器件的制造方法，通过在半导体衬底上形成第一和第二半导体层，在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并重新形成介质材料层，这样，可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。为了更好的理解本专利技术的技术方案和技术效果，以下将结合本专利技术的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。首先，在步骤S01，提供半导体衬底100，参考图2所示。在本专利技术实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬。而后，在步骤S02，在所述衬底100上依次层叠第一半导体层102和第二半导体层104的叠层，衬底中形成有所述叠层的隔离结构106，参考图2所示。在本实施例中，可以采用外延生长(EPI)工艺，在体硅衬底100上依次外延生长第一半导体层102和第二半导体层104，其中，所述第一半导体层可以为Ge.S^ x，其中0〈χ〈1，厚度可以为l_200nm,典型的可以5nm或10nm ;所述第二半导体层可以为娃，厚度可以为3-200nm,典型的可以为5nm或10nm。外延工艺可以形成质量较高半导体层，以便提高所形成的器件的性能。在外延形成第一和第二半导体层后，可以进行第一和第二半导体层102、104及衬底100的刻蚀，以在衬底100中形成第一和第二半导体层的隔离结构106，隔离结构106之间的第二半导体层104为有源区。在本专利技术中，第一半导体层的厚度可以根据器件的需要来选择，其厚度决定了后续填充的介质材料的厚度，即相当于SOI衬底中埋氧层的作用；第二半导体层用于器件的形成，其厚度根据器件的具体需求进行设置，相当于SOI衬底中顶层硅的作用，在该第二半导体层的厚度小于50nm时,可以用于形成UTS0I器件。接着，在步骤S03，在第二半导体层104上形成器件结构110，参考图2所示。可以按照传统的工艺来形成器件结构110，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层104上形成栅介质层本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括步骤：提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。

【技术特征摘要】

【专利技术属性】
技术研发人员：唐兆云，闫江，徐烨锋，唐波，王红丽，许静，杨萌萌，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11