本发明专利技术的安装基板用衬底包括：多层陶瓷基板，其具有表面电极、背面电极和连接表面电极与背面电极的内部电极；和形成于多层陶瓷基板的表面上的配线图案。配线图案的最小配线宽度为2μm以下，最小配线间隔为2μm以下。当将安装基板用衬底划分为以20mm见方为单位的多个区域时，至少50％的区域满足在多层陶瓷基板的表面中，20mm见方的评价区域的SFQR为2μm以下的条件。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术设及安装基板用衬底、多层陶瓷基板、安装基板、忍片模块和安装基板用衬 底的制造方法。
技术介绍
伴随半导体集成电路元件下称为"半导体忍片"）的集成度的提高，在半导体忍 片和主基板之间，各个电极端子的排列节距（电极中屯、间距离)产生较大差异。因此，在将半 导体忍片安装在主基板的情况下，对两者的电连接进行中继的"内插件（interposer、中介 层r受到关注。 专利文献1公开作为"内插件"发挥作用的半导体忍片搭载安装用配线基板。该安 装用基板具有将具有1层配线的玻璃环氧树脂制刚性基板和具有2层配线的柔性基板组合 而成的构成。刚性基板的配线具有能够与半导体忍片所具有的窄节距的电极连接的结构。 另一方面，柔性基板的配线具有能够安装于主基板(母板)的结构。 专利文献2公开了将由玻璃布环氧树脂形成的第1单元配线板和第2单元配线板与 娃基板组合而成的娃内插件内蔵配线基板。 专利文献3公开了将具有微小的配线图案的娃基板和多层陶瓷基板组合而成的配 线基板。多层陶瓷基板和娃基板各自具有贯通基板的多个内部电极。 专利文献4公开了具有高平滑性的陶瓷多晶基板和玻璃多层陶瓷基板。 现有技术文献 [000引专利文献 专利文献1:日本特开2000-353765号公报 专利文献2:日本特开2008-166327号公报 专利文献3:日本特开2011-155149号公报 专利文献4:专利第487 2306号说明书
技术实现思路
专利技术想要解决的技术问题 -般来说，与半导体忍片连接的突起电极的排列节距在50ymW下。另一方面，安装 于印刷基板等的主基板一侧的电极的排列节距为从500皿~1mm左右左右。根据商品化的内 插件，用于搭载集成度高的半导体忍片的表面侧的配线结构形成于娃基板上。但是，在娃基 板的表面侧和背面侧配置具有不同的中屯、间距离的多个电极，无法通过内部电极将运些部 件进行连接。所W，具有娃基板的内插件，为了形成能够安装于主基板的电极结构，需要特 殊的结构和另外的基板（由树脂或陶瓷形成的基板)等。 本专利技术的实施方式，能够提供一种能实现不含娃基板的内插件的安装基板用衬 底、多层陶瓷基板、安装基板、忍片模块和安装基板用衬底的制造方法。 用于解决技术问题的技术方案 本专利技术的安装基板用衬底，其特征在于，包括多层陶瓷基板和配线图案，该多层陶 瓷基板具有表面和背面，并包括:位于上述表面的表面陶瓷层;位于上述背面的背面陶瓷 层;贯通上述表面陶瓷层的多个表面电极;贯通上述背面陶瓷层的多个背面电极;和中间陶 瓷层，其形成有在上述多层陶瓷基板的内部在上述多个表面电极与上述多个背面电极之间 进行电连接的多个内部电极，配线图案形成在上述多层陶瓷基板的上述表面上，具有2皿W 下的最小配线宽度和下的最小配线间隔，上述多个表面电极的电极中屯、间距离比上 述多个背面电极的电极中屯、间距离小，上述多层陶瓷基板的表面被平坦化，使得在划分为 W20mm见方为单位的多个评价区域时，在上述多个评价区域之中的至少50%的20mm见方的 评价区域中的SFQR(Site Rront LeastSquares Ranges)在下。 在一个实施方式中，上述多层陶瓷基板的表面被平坦化，使得在划分为W20mm见 方为单位的多个评价区域时，在上述多个评价区域之中的至少50 %的20mm见方的区域中的 SBIR(Site Back Surface Referenced Ideal Ranges)在下。 在一个实施方式中，上述多层陶瓷基板的表面被平坦化，使得GBIR(Global Back Ideal Ranges)在下。 在一个实施方式中，包括设置在上述多层陶瓷基板的上述表面与上述配线图案之 间的绝缘层，上述绝缘层具有将上述多个表面电极各自电连接到上述配线图案的多个开口 部，上述多个表面电极分别与上述多个开口部匹配。在一个实施方式中，从上述多个表面电极各自的中屯、位置至上述多个开口部的对 应的一个中屯、位置的距离，在表面电极的半径W下。 在一个实施方式中，上述多个开口部的位置由光刻工序规定。 在一个实施方式中，上述多个配线图案的位置由光刻工序规定。 本专利技术的多层陶瓷基板为用于上述任一个的安装基板用衬底的多层陶瓷基板，其 特征在于:具有表面和背面，包括:位于上述表面的表面陶瓷层;位于上述背面的背面陶瓷 层;贯通上述表面陶瓷层的多个表面电极;贯通上述背面陶瓷层的多个背面电极;和中间陶 瓷层，其形成有在上述多个表面电极与上述多个背面电极之间进行电连接的多个内部电 极，上述多个表面电极的电极中屯、间距离比上述多个背面电极的电极中屯、间距离小，上述 多层陶瓷基板的表面被平坦化，使得在划分为W20mm见方为单位的多个评价区域时，在上 述多个评价区域之中的至少50%的20mm见方的区域中的SFQR(Site Rront Least Squares Ranges)在 2皿W下。 本专利技术的安装基板为用于安装半导体忍片的安装基板，其特征在于，包括:陶瓷忍 片基板，其包括:位于表面的表面陶瓷层;位于背面的背面陶瓷层；贯通上述表面陶瓷层的 多个表面电极;贯通上述背面陶瓷层的多个背面电极;和中间陶瓷层，其形成有在上述多层 陶瓷基板的内部在上述多个表面电极与上述多个背面电极之间进行电连接的多个内部电 极，和配线图案，其形成在上述陶瓷忍片基板的上述表面上，具有下的最小配线宽度 和下的最小配线间隔，上述多个表面电极的电极中屯、间距离比上述多个背面电极的 电极中屯、间距离小，上述陶瓷忍片基板的表面被平坦化，使得20mm见方的区域中的SFQR (Site Front Least Squares Ranges)在下。在一个实施方式中，上述陶瓷忍片基板的表面被平坦化，使得20mm见方的区域中 的SBIR(Site Back Surface Referenced Ideal Ranges)在下。 在一个实施方式中，具有形成在上述配线图案上的多个突起电极。 在一个实施方式中，上述多个突起电极的电极中屯、间距离为上述背面电极的电极 中屯、间距离的1/10W下。 在一个实施方式中，具有设置于上述陶瓷忍片基板的上述表面与上述配线图案之 间的绝缘层，上述绝缘层具有将上述多个表面电极各自电连接到上述配线图案的多个开口 部，上述多个表面电极分别与上述多个开口部匹配。 在一个实施方式中，从上述多个表面电极各自的中屯、位置至上述多个开口部的对 应的一个中屯、位置的距离在表面电极的半径W下。 在一个实施方式中，上述多个开口部的位置由光刻工序规定。 在一个实施方式中，上述多个配线图案的位置由光刻工序规定。 本专利技术的忍片模块包括上述任一记载的安装基板和安装在上述安装基板上的多 个半导体忍片。 本专利技术的安装基板是从上述任一安装基板用衬底单独切下的安装基板，其包括形 成在上述配线图案上的多个突起电极。 在一个实施方式中，上述多个突起电极的电极中屯、间距离在上述背面电极的电极 中屯、间距离的1/10W下。 本专利技术的忍片模块包括上述任一项记载的安装基板和安装在上述安装基板上的 多个半导体忍片。 本专利技术的安装基板用衬底的制造方法，其特征在于，包括:准备多层陶瓷基板的工 序，其中，上述多层陶瓷基板包括:位于表面的表面陶瓷层;位于背面本文档来自技高网...
【技术保护点】
一种安装基板用衬底，其特征在于，包括：多层陶瓷基板和配线图案，所述多层陶瓷基板具有表面和背面，并包括：位于所述表面的表面陶瓷层；位于所述背面的背面陶瓷层；贯通所述表面陶瓷层的多个表面电极；贯通所述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在所述多层陶瓷基板的内部在所述多个表面电极与所述多个背面电极之间进行电连接的多个内部电极，所述配线图案形成在所述多层陶瓷基板的所述表面上，具有2μm以下的最小配线宽度和2μm以下的最小配线间隔，所述多个表面电极的电极中心间距离比所述多个背面电极的电极中心间距离小，所述多层陶瓷基板的表面被平坦化使得在划分为以20mm见方为单位的多个评价区域时，在所述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR(Site Front Least Squares Ranges)在2μm以下。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：长友浩之，益川纯一，
申请(专利权)人：日立金属株式会社，
类型：发明
国别省市：日本;JP
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