碳化硅基板及其制造方法技术

本发明专利技术涉及碳化硅基板及其制造方法，通过提高在碳化硅基板内，将作为导致通电可靠性劣化的缺陷的基底面位错(BPD)转换为作为无害缺陷的贯通刃状位错(TED)的效率，进而防止向基板注入少数载流子，从而提高碳化硅基板的可靠性。在具有SiC基板(1)和依次形成于SiC基板(1)上的作为外延层的第一半导体层(11)、第二半导体层(2)以及漂移层(3)的碳化硅基板中，使第一半导体层(11)的杂质浓度低于SiC基板(1)及第二半导体层(2)的杂质浓度，第二半导体层(2)以高杂质浓度或厚膜形成。高杂质浓度或厚膜形成。高杂质浓度或厚膜形成。

【技术实现步骤摘要】
碳化硅基板及其制造方法


[0001]本专利技术涉及碳化硅基板及其制造方法。

技术介绍

[0002]半导体功率元件除了要求高耐压以外，还要求低导通电阻、低开关损耗，但当前主流的硅(Si)功率元件已接近理论上的性能极限。碳化硅(SiC)的绝缘击穿电场强度比Si约大一个数量级，因此，通过使保持耐压的漂移层薄至约1/10，将杂质浓度提高约100倍，理论上可以将元件电阻降低三个数量级以上。另外，由于带隙相对于Si约大三倍，因此还能够进行高温动作，期待SiC半导体元件具有超过Si半导体元件的性能。
[0003]由于SiC中存在几个能级相近的稳定的晶体结构，因此，已知如下现象：比较容易发生晶体的重组，接受通过通电注入的空穴与电子的复合能量，使晶体内存在的BPD(Basal Plane Dislocation，基底面位错)成为堆垛层错而扩张。堆垛层错会使少数载流子寿命降低、或者成为多数载流子陷阱，因此，若大幅扩张则会导致电阻增大，元件特性劣化。该现象损害元件的可靠性，因此正致力于减少BPD。
[0004]专利文献1(国际公开第2018/150861号)中记载了在SiC基板上形成杂质浓度比SiC基板低且杂质浓度比漂移层高的1
×
10
17
cm
‑3以下的第一半导体层(第一外延层)，将BPD转换为TED(Threading Edge Dislocation，贯通刃状位错)。而且，在第一半导体层上形成杂质浓度比第一半导体层高的第二半导体层(第二外延层)来抑制耗尽层的扩展。
>[0005]专利文献2(国际公开第2016/092887号)中记载了如下结构：在SiC基板上依次形成第一外延层、第二外延层以及第三外延层来控制堆垛层错的扩张时，通过将第二外延层的浓度提高至1
×
10
17
cm
‑3以上，并使膜厚变薄，从而能够在不降低耐压的情况下，抑制导通电阻增大。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1：国际公开第2018/150861号
[0009]专利文献2：国际公开第2016/092887号

技术实现思路

[0010]专利技术所要解决的技术问题
[0011]SiC基板中存在多个BPD。即使通过形成于基板上的外延膜将BPD转换为TED，当在元件动作的过程中向基板注入空穴时，也会在基板中引起空穴与电子的复合，结果导致从基板的BPD生长出堆垛层错。该堆垛层错扩张至外延层内，因而产生元件的电阻值增大的问题。
[0012]虽然也能够设定空穴不会过剩地流动至元件的基板部分这样的动作条件，但可能会因为浪涌电流或者并联元件间的不平衡等而引起与设想相比过大的空穴注入。另外，根据元件的额定电压或元件的最大电流密度的不同，元件动作的过程中注入基板的空穴的量
也会发生变化。
[0013]如此处所记载，专利文献1、2中未公开提高通过形成于基板上的外延膜将基板中存在的BPD转换为TED的效率，且在元件动作的过程中使得空穴不注入基板中的方法。
[0014]根据本说明书的描述及附图，其他的技术问题和新颖的特征将变得清楚。
[0015]用于解决问题的技术方案
[0016]本申请公开的实施方式中代表性的实施方式简单说明如下。
[0017]一实施方式中的碳化硅基板具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm
‑3]、所述第二半导体层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的额定电压Vn[V]满足下式(1)所示的条件：
[0018]W2≥(
‑
2.69
×
10
12
ln(Vn)+2.22
×
10
13
)N2
－0.65
···
(1)。
[0019]在一实施方式中的碳化硅基板中，所述第一杂质浓度大于1
×
10
16
cm
‑3且小于等于1
×
10
17
cm
‑3。
[0020]在一实施方式中的碳化硅基板中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
[0021]一实施方式中的碳化硅基板具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm
‑3]、所述第二半导体层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的额定电压Vn[V]满足下式(2)所示的条件：
[0022]W2≥(
‑
2.53
×
10
12
ln(Vn)+2.16
×
10
13
)N2
－0.65
···
(2)。
[0023]在一实施方式中的碳化硅基板中，所述第一杂质浓度大于1
×
10
16
cm
‑3且小于等于1
×
10
17
cm
‑3。
[0024]在一实施方式中的碳化硅基板中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
[0025]一实施方式中的碳化硅基板具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm
‑3]、所述第二半导体层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的使用时的最大的电流密度J[A/cm2]满足下式(3)所示的条件：
[0026]W2≥(2.52
×
10
12
ln(J)
‑
1.31
×
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【技术保护点】

【技术特征摘要】
1.一种碳化硅基板，具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度(N2)[cm
‑3]、所述第二半导体层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件的额定电压(Vn)[V]满足下式(1)所示的条件：W2≥(
‑
2.69
×
10
12
ln(Vn)+2.22
×
10
13
)N2
－0.65
···
(1)。2.根据权利要求1所述的碳化硅基板，其中，所述第一杂质浓度大于1
×
10
16
cm
‑3且小于等于1
×
10
17
cm
‑3。3.根据权利要求2所述的碳化硅基板，其中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。4.一种碳化硅基板，具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度(N2)[cm
‑3]、所述第二半导体层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件的额定电压(Vn)[V]满足下式(2)所示的条件：W2≥(
‑
2.53
×
10
12
ln(Vn)+2.16
×
10
13
)N2
－0.65
···
(2)。5.根据权利要求4所述的碳化硅基板，其中，所述第一杂质浓度大于1
×
10
16
cm
‑3且小于等于1
×
10
17
cm
‑3。6.根据权利要求5所述的碳化硅基板，其中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。7.一种碳化硅基板，具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半...

【专利技术属性】
技术研发人员：小西红実子，冲野泰之，广冈泰典，
申请(专利权)人：日立金属株式会社，
类型：发明
国别省市：