一种U型FinFET与非门结构及其制造方法技术

一种U型FinFET与非门结构及其制造方法，包括：衬底(100)；第一、第二、第三鳍片(210、220、230)，所述第一、第二、第三鳍片位于衬底(100)上方，其下半部分被字线包围，分别形成第一、第二、第三沟道区；所述字线位于所述第一、第二、第三鳍片长边的两侧，彼此平行，且相邻鳍片之间的字线相互连接；所述第一、第二和第三鳍片顶部未被所述字线包围的区域具有源漏区；隔离区(240)，所述隔离区(230)填充所述第一、第二、第三鳍片之间的区域，使鳍片彼此隔离。本发明专利技术提出了一种基于U型FinFET的与非门器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。技术背景摩尔定律指出:集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
技术实现思路
本专利技术提供了一种U型FinFET与非门器件结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括:衬底；第一、第二、第三鳍片，所述第一、第二、第三鳍片位于衬底上方，其下半部分被字线包围，分别形成第一、第二、第三沟道区；所述字线位于所述第一、第二、第三鳍片长边的两侧，彼此平行，且相邻鳍片之间的字线相互连接；所述第一、第二和第三鳍片顶部未被所述字线包围的区域具有源漏区；隔离区，所述隔离区填充所述第一、第二、第三鳍片之间的区域，使鳍片彼此隔离。其中，所述源漏区为掺杂的半导体材料区，其杂质类型为N型杂质或P型杂质，其惨杂浓度为lelO17?lel019cm 3。其中，所述第一、第二、第三鳍片彼此平行，其间距为5?50nm。其中，所述字线的高度为所述第一、第二、第三鳍片高度的1/2?3/4。其中，所述字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。其中，所述鳍片的数目由与非门的输入端口数目决定，不限于3个，为2、3、4……N个等，其中N为自然数。相应的，本专利技术还提出了一种U型FinFET与非门器件制造方法，包括:a.提供衬底；b.在所述衬底上形成第一、第二和第三鳍片；c.形成字线分别包围所述第一、第二和第三鳍片的底部区域；d.形成隔离区填充所述第一、第二和第三鳍片之间的区域。其中，在步骤a和b之间，还包括步骤e:在所述衬底上形成沟道材料层和掺杂区材料层，刻蚀所述沟道材料层和掺杂区材料层，形成第一、第二和第三鳍片。其中，在步骤e中，形成所述沟道材料层和掺杂区材料层的方法为外延生长，并在外延生长的同时进行原位掺杂。其中，在步骤e中，所述沟道材料层和掺杂区材料层具有相反的掺杂类型，其中，所述沟道材料层的掺杂浓度为lelO15?lel016cm 3，所述掺杂区材料层的掺杂浓度为lelO17 ?lel019cm 3。其中，所述字线的高度为所述第一、第二、第三鳍片高度的1/2?3/4。其中，所述字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。其中，形成所述隔离区的材料为氧化硅和/或氮化硅，形成方法为化学汽相淀积。本专利技术在现有FinFET工艺的基础上提出了一种新的U型FinFET器件结构形成的4输入与非门，与现有技术中形成与非门的FinFET结构相比较，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件掺杂区悬于衬底上方且位于同一平面内，因而便于制作接触。本专利技术提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。【附图说明】图1?图7示意性地示出了根据本专利技术中实施例1中的方法形成U型FinFET器件各阶段的剖面图；图8为图7的俯视图。【具体实施方式】为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。参见图7，本专利技术提供了一种U型FinFET与非门器件结构，包括:衬底100 ;第一、第二、第三鳍片210、220、230，所述第一、第二、第三鳍片位于衬底100上方，其下半部分被字线包围，分别形成第一、第二、第三沟道区；所述字线位于所述第一、第二、第三鳍片长边的两侧，彼此平行，且相邻鳍片之间的字线相互连接；所述第一、第二和第三鳍片顶部未被所述字线包围的区域具有源漏区；隔离区240，所述隔离区230填充所述第一、第二、第三鳍片之间的区域，使鳍片彼此隔离。其中，所述源漏区为掺杂的半导体材料区，其杂质类型为N型杂质或P型杂质，其掺杂浓度为lelO17?lel019cm 3。其中，所述第一、第二、第三鳍片彼此平行，其间距为5?50nm。其中，所述字线的高度为所述第一、第二、第三鳍片高度的1/2?3/4。其中，所述字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。其中，所述鳍片的数目由与非门的输入端口数目决定，不限于3个，为2、3、4……N个等，其中N为自然数。相应的，本专利技术还提出了一种U型FinFET与非门器件制造方法，包括:a.提供衬底100 ；b.在所述衬底100上形成第一、第二和第三鳍片210、220、230 ；c.形成字线分别包围所述第一、第二和第三鳍片的底部区域；d.形成隔离区240填充所述第一、第二和第三鳍片之间的区域。其中，在步骤a和b之间，还包括步骤e:在所述衬底上形成沟道材料层110和掺杂区材料层120，刻蚀所述沟道材料层110和掺杂区材料层120，形成第一、第二和第三鳍片。其中，在步骤e中，形成所述沟道材料层110和掺杂区材料层120的方法为外延生长，并在外延生长的同时进行原位掺杂。其中，在步骤e中，所述沟道材料层110和掺杂区材料层120具有相反的掺杂类型，其中，所述沟道材料层110的掺杂浓度为lelO15?lel016cm3，所述掺杂区材料层120的惨杂浓度为lelO17?lel019cm 3。其中，所述字线的高度为所述第一、第二、第三鳍片高度的1/2?3/4。其中，所述字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。其中，形成所述隔离区240的材料为氧化硅和/或氮化硅，形成方法为化学汽相淀积。本专利技术在现有FinFET工艺的基础上提出了一种新的U型FinFET器件结构形成的4输入与非门，与现有技术中形成与非门的FinFET结构相比较，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏本文档来自技高网...

【技术保护点】
一种U型FinFET与非门器件结构，包括：衬底(100)；第一、第二、第三鳍片(210、220、230)，所述第一、第二、第三鳍片位于衬底(100)上方，其下半部分被字线包围，分别形成第一、第二、第三沟道区；所述字线位于所述第一、第二、第三鳍片长边的两侧，彼此平行，且相邻鳍片之间的字线相互连接；所述第一、第二和第三鳍片顶部未被所述字线包围的区域具有源漏区；隔离区(240)，所述隔离区(230)填充所述第一、第二、第三鳍片之间的区域，使鳍片彼此隔离。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘云飞，尹海洲，李睿，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11