低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器制造技术

本实用新型专利技术实施例涉及一种低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器，该低功耗逻辑电路包括：电流限制电路，连接至输出端；第一组晶体管，第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至电流限制电路；第二组晶体管，第二组晶体管的源极连接至接地端，栅极连接至输入端，漏极连接至电流限制电路；当第一组晶体管导通时，第一电流经电流限制电路至第二组晶体管，第一电流被电流限制电路限制为不大于预设阈值的电流值；或者，当第二组晶体管导通时，第二电流经电流限制电路至所述第一组晶体管，第二电流被电流限制电路限制为不大于预设阈值的电流值。由此，可以解决现有逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。

【技术实现步骤摘要】

本技术涉及逻辑电路领域，尤其涉及一种低功耗逻辑电路。
技术介绍
随着物联网技术的发展，人们逐渐对电池供电的系统有了长期无需充电以及无需频繁更换电池的需求，这就要求系统的功耗比较低(如，根据蓝牙4.0的标准，系统的功耗要降低到微安级)。现有系统中的数字电路在翻转时会消耗较大的动态电流功耗，由此导致系统的平均功耗比较大。如图1所示的现有的逻辑电路的电路图，如图1所示，包括一个PMOS晶体管和一个NMOS晶体管。其中，PMOS晶体管的源极连接到电源VDD，NMOS晶体管的源极连接到地电位。PMOS晶体管的漏极和NMOS晶体管的漏极相连接，作为输出端。PMOS晶体管的栅极和NMOS晶体管的栅极相连接，作为输入端。当输入端信号从低电平变为高电平时，会经过一段输入信号为中间电平的时间，此时PMOS晶体管和NMOS晶体管同时导通，导致瞬间逻辑电路的电流较大；同样输入端信号从高电平变为低电平时，会经过一段输入信号为中间电平的时间，此时PMOS晶体管和NMOS晶体管同时导通，导致瞬间电流较大。由此可见，现有的逻辑电路在输入端信号发生变化(由低电平变为高电平，或者由高电平变为低电平)时，会导致逻辑电路的瞬间电流较大，而此瞬间的电流会消耗较大的动态电流功耗。
技术实现思路
本技术实施例提供了一种低功耗逻辑电路，可以解决现有的逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。第一方面，提供了一种低功耗逻辑电路，该逻辑电路包括：电流限制电路、第一组晶体管和第二组晶体管；所述电流限制电路，连接至输出端；所述第一组晶体管，所述第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至所述电流限制电路；所述第二组晶体管，所述第二组晶体管的源极连接至接地端，栅极连接至所述输入端，漏极连接至所述电流限制电路；当所述第一组晶体管导通时，第一电流经所述电流限制电路至所述第二组晶体管，其中，所述第一电流被所述电流限制电路限制为不大于预设阈值的电流值；或者，当所述第二组晶体管导通时，第二电流经所述电流限制电路至所述第一组晶体管，其中，所述第二电流被所述电流限制电路限制为不大于预设阈值的电流值。第二方面，提供了一种具有多级第一方面中所述逻辑电路的反相器，其中，除第一级逻辑电路外的各级逻辑电路的第一输入端连接至上一级逻辑电路的第一输出端，除第一级逻辑电路外的各级逻辑电路的第二输入端连接至上一级逻辑电路的第二输出端。第三方面，提供了一种具有多级第一方面中所述逻辑电路的与非门，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该级逻辑电路之前的X个逻辑电路的第一输出端；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端。第四方面，提供了一种具有多级第一方面中所述逻辑电路的或非门，其中，除第一级逻辑电路外的每级逻辑电路的X个第一子输入端分别连接至该 级逻辑电路之前的X个逻辑电路的第一输出端；除第一级逻辑电路外的每级逻辑电路的X个第二子输入端分别连接至所述X个逻辑电路的第二输出端。本技术实施例提供的低功耗逻辑电路，通过增加一个电流限制电路，可以解决现有的逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。附图说明图1为现有的逻辑电路的电路图；图2为本技术实施例一提供的一种低功耗逻辑电路的电路原理图；图3为本技术实施例二提供的一种低功耗逻辑电路的电路原理图；图4为本技术实施例三提供的一种低功耗逻辑电路的电路原理图；图5为本技术实施例四提供的一种低功耗逻辑电路的电路原理图；图6为本技术实施例五提供的一种低功耗逻辑电路的电路原理图；图7为本技术实施例六提供的一种低功耗逻辑电路的电路原理图。具体实施方式为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。为便于对本技术实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本技术实施例的限定。图2为本技术实施例一提供的一种低功耗逻辑电路的电路原理图，如图2所示，该逻辑电路包括：电流限制电路201、第一组晶体管202和第二组晶体管203。电流限制电路201，连接至输出端OUT。第一组晶体管202，第一组晶体管202的源极连接至电源端，栅极连接至输入端IN，漏极与电流限制电路201相连接。第二组晶体管203，第二组晶体管202的源极连接至接地端，栅极连接至输入端IN，漏极连接至电流限制电路201。当第一组晶体管202导通时，第一电流经电流限制电路201至第二组晶体管203，其中，所述第一电流被电流限制电路201限制为不大于预设阈值的电流值；或者，当第二组晶体管203导通时，第二电流经电流限制电路201至第一组晶体管202，其中，所述第二电流被电流限制电路201限制为不大于预设阈值的电流值。在此说明，电流限制电路201为耗尽型晶体管或者电流源，第一组晶体管202中的晶体管为增强型晶体管，第二组晶体管203中的晶体管为增强型晶体管。具体地，电流限制电路201可以为耗尽型NMOS晶体管、耗尽型PMOS晶体管或者电流源，在此说明书中，以电流限制电路201为耗尽型NMOS晶体管进行说明。此外，第一组晶体管202可以包括一个或多个NMOS晶体管，也可以包括一个或多个PMOS晶体管；第二组晶体管203可以包括一个或多个PMOS晶体管，也可以包括一个或多个NMOS晶体管。在此说明书中，以第一组晶体管202包括一个或多个PMOS晶体管，以第二组晶体管203包括一个或多个NMOS晶体管，且上述一个或多个PMOS晶体管为增强型PMOS晶体管，上述一个或多个NMOS晶体管为增强型NMOS晶体管进行说明。由于耗尽型NMOS晶体管的栅源电压为固定值，等于0，所以其电流不会像增强型NMOS晶体管的漏极电流随栅极电压增大而增大，并且通过一般工艺设计，可以实现将耗尽型NMOS晶体管的阈值电压绝对值设置为较小值，所以，耗尽型NMOS晶体管导通时的漏极电流一般被限制为较小预设阈值，所述预设阈值可以根据公式1计算：Id=12·μ·Cox·(WL)·(0-Vt)2]]>     (公式1)其中，Id为耗尽型NMOS晶体管的漏极电流(即预设阈值)，μ为迁移率，Cox为单位面积栅极电容，W为耗尽型NMOS晶体管的沟道宽度，L为耗尽型NMOS晶体管的沟道长度，Vt为耗尽型NMOS晶体本文档来自技高网...

【技术保护点】
一种低功耗逻辑电路，其特征在于，所述逻辑电路包括：电流限制电路、第一组晶体管和第二组晶体管；所述电流限制电路，连接至输出端；所述第一组晶体管，所述第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至所述电流限制电路；所述第二组晶体管，所述第二组晶体管的源极连接至接地端，栅极连接至所述输入端，漏极连接至所述电流限制电路；当所述第一组晶体管导通时，第一电流经所述电流限制电路至所述第二组晶体管，其中，所述第一电流被所述电流限制电路限制为不大于预设阈值的电流值；或者，当所述第二组晶体管导通时，第二电流经所述电流限制电路至所述第一组晶体管，其中，所述第二电流被所述电流限制电路限制为不大于预设阈值的电流值。

【技术特征摘要】
1.一种低功耗逻辑电路，其特征在于，所述逻辑电路包括：电流限制电路、第一组晶体管和第二组晶体管；
所述电流限制电路，连接至输出端；
所述第一组晶体管，所述第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至所述电流限制电路；
所述第二组晶体管，所述第二组晶体管的源极连接至接地端，栅极连接至所述输入端，漏极连接至所述电流限制电路；
当所述第一组晶体管导通时，第一电流经所述电流限制电路至所述第二组晶体管，其中，所述第一电流被所述电流限制电路限制为不大于预设阈值的电流值；或者，
当所述第二组晶体管导通时，第二电流经所述电流限制电路至所述第一组晶体管，其中，所述第二电流被所述电流限制电路限制为不大于预设阈值的电流值。
2.根据权利要求1所述的逻辑电路，其特征在于，所述第一组晶体管的漏极与所述电流限制电路共同连接至所述输出端；或者，
所述第二组晶体管的漏极与所述电流限制电路共同连接至所述输出端。
3.根据权利要求1所述逻辑电路，其特征在于，所述输入端包括第一输入端和第二输入端，所述输出端包括第一输出端和第二输出端；
所述第一组晶体管的栅极连接至所述第一输入端，所述第二组晶体管的 栅极连接至所述第二输入端，所述第一组晶体管的漏极与所述电流限制电路共同连接至所述第一输出端，所述第二组晶体管的漏极与所述电流限制电路共同连接至所述第二输出端。
4.根据权利要求3所述的逻辑电路，其特征在于，所述第一输入端的输入信号为第一输入信号，所述第一输出端的输出信号为第一输出信号，所述第二输入端的输入信号为第二输入信号，所述第二输出端的输出信号为第二输出信号。
5.根据权利要求3所述的逻辑电路，其特征在于，所述第一输入端包括X个第一子输入端，所述第一组晶体管包括X个PMOS晶体管；所述第二输入端包括X个第二子输入端，所述第二组晶体管包括X个NMOS晶体管，其中，X为自然数；
X个PMOS晶体管中各个PMOS晶体管的源极相连接，并连接至所述电源端，栅极分别连接至对应的第一子输入端，各个PMOS晶体管的漏极相连接，并与所述电流限制电路共同连接至所述第一输出端；
X个NMOS晶体管中各个NMOS晶体...

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：新型
国别省市：江苏;32