半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。

【技术实现步骤摘要】
【专利说明】本专利技术申请是申请日为2010年5月7日、申请号为201010174770.X、专利技术名称为“”的专利技术申请的分案申请。
本专利技术涉及一种，特别涉及一种具有元件隔离构造宽度不同的浅槽隔离结构的。
技术介绍
为了将形成在半导体衬底上的各个元件进行电气绝缘，在半导体衬底上形成有用以对元件进行隔离的浅槽隔离结构(STI:Shallow Trench Isolat1n)，并将氧化膜等绝缘膜填埋在所述浅槽隔离结构中。随着图案的微细化和高密度化的发展，对在将绝缘膜填埋入所述浅槽隔离结构中的工序提出了如下要求:在埋入绝缘膜时，在纵横比高的浅槽隔离结构中填埋绝缘膜时不可产生空洞(气泡)。在此之前，使用高密度等离子体化学气相沉积法(High Density PlasmaChemical Vapor Deposit1n,以下用“HDP — CVD法”表示)作为将绝缘膜埋入浅槽隔离结构的方法。但是，此方法在用于将绝缘膜填埋于高纵横比的浅槽隔离结构时，已难以做到不产生空洞、接缝等。因此，在填埋高纵横比的浅槽隔离结构时，采用了 03-TE0S(Tetra Ethyl OrthoSilicate:正娃酸乙酯)的亚常压化学气相沉积法(Sub-Atmospheric Chemical VaporDeposit1n，以下用“SA-CVD法”表示)和使用了聚娃氮烧的旋涂法(Spin On Dielectric,以下用“SOD法”表示)等被用作为掩埋高纵横比浅槽隔离结构的方法。为了不使电特性恶化(隔离耐压的恶化等)以及在将氧化硅膜填埋于高纵横比的浅槽隔离结构时不产生空洞，已有人提出结合使用“S0D法”和“HDP - CVD法”的解决方案。例如，在专利文献1中提出了以下做法:通过S0D法用聚硅氮烷膜填埋浅槽隔离结构以后，再对聚硅氮烷膜进行回蚀，然后利用HDP - CVD法在所述聚硅氮烷膜上形成氧化膜以填埋浅槽隔离结构。在专利文献2中提出了以下做法:用02等离子体对通过S0D法填埋在浅槽隔离结构中的聚硅氮烷膜进行回蚀。在专利文献3中提出了以下做法:为了消除通过S0D法填埋在浅槽隔离结构中的聚硅氮烷膜的湿蚀刻速率过快所造成的浅槽隔离结构中的凹陷，而在已埋入浅槽隔离结构中的聚硅氮烷膜上形成蚀刻速率慢的CVD膜。在专利文献4中提出了以下做法:通过使用了聚硅氮烷的S0D法，用富硅氧化膜将浅槽隔离结构的底部掩埋，再利用HDP - CVD法在其上形成氧化膜，以填埋浅槽隔离结构。《专利文献1》:日本公开特许公报特开2003-031650号公报《专利文献2》:日本公开特许公报特开2000-183150号公报《专利文献3》:日本公开特许公报特开2000-114362号公报《专利文献4》:日本公开特许公报特开2007-142311号公报
技术实现思路
目前的半导体器件中存在以下问题:通过使用了 03-TE0S的SA-CVD法或S0D法形成的氧化膜的湿蚀刻速率比通过HDP - CVD法形成的氧化膜的湿蚀刻速率快。因此，为了将埋入浅槽隔离结构中的氧化膜致密化而降低湿蚀刻速率，一般情况下要对氧化膜进行退火处理。利用SA-CVD法或S0D法形成的氧化膜在进行退火处理时膜厚的收缩率大于利用HDP-CVD法形成的氧化膜在进行退火处理时膜厚的收缩率。在氧化膜的膜厚的收缩率较大的情况下，氧化膜因退火处理而被致密化的程度，根据浅槽隔离结构的宽度不同而发生变化，埋在宽度越窄的浅槽隔离结构中的氧化膜越难以致密化。因此，随着浅槽隔离结构的宽度变窄，埋在该浅槽隔离结构中的氧化膜在进行退火处理后的湿蚀刻速率会加快，当埋在所述浅槽隔离结构中的氧化膜最终形成为元件隔离氧化膜的时候，自半导体衬底表面算起的所述元件隔离氧化膜的高度随着浅槽隔离结构的宽度不同而不同。元件隔离氧化膜的高度随浅槽隔离结构的宽度不同而不同这一特点，将造成形成于由浅槽隔离结构包围起来的元件形成区域的M0S晶体管的栅极尺寸出现偏差，进而造成M0S晶体管的电特性偏差增大。还有，如果氧化膜的致密化程度随浅槽隔离结构的宽度的不同而不同，将导致作用在由浅槽隔离结构包围的元件形成区域的应力就会不同。因此，即使是大小相等的M0S晶体管，该M0S晶体管的电特性也会由于与元件形成区域相邻的浅槽隔离结构的宽度不同而产生差异。例如，在是η沟道型M0S晶体管的情况下，如果压缩应力作用于元件形成区域，通态电流就有变小的倾向。另一方面，还具有浅槽隔离结构的宽度较宽则压缩应力增大，浅槽隔离结构的宽度较窄则压缩应力减小的倾向。因此，具有以下的倾向:形成在与宽度较宽的浅槽隔离结构相邻的元件形成区域的M0S晶体管的通态电流下降，而形成在与宽度较窄的浅槽隔离结构相邻的元件形成区域的M0S晶体管的通态电流升高。如上所述，现有的半导体器件存在以下问题:半导体元件的电特性，会由于与形成有M0S晶体管等半导体元件的元件形成区域相邻的浅槽隔离结构的宽度不同而出现偏差。为解决上述问题而进行了本专利技术的研究，目的在于:提供一种具有可阻止对半导体元件的电特性造成不良影响的元件隔离构造的半导体器件。另一目的在于:提供如上所述的半导体器件的制造方法。本专利技术所涉及的半导体器件，具有第一浅槽隔离结构、第二浅槽隔离结构以及元件隔离绝缘膜。第一浅槽隔离结构以第一宽度及规定的深度形成于半导体衬底的表面，并夹着半导体衬底的第一区域。第二浅槽隔离结构以第二宽度及规定的深度形成于半导体衬底的表面，并夹着半导体衬底的第二区域。其中，所述第二宽度比所述第一宽度窄。元件隔离绝缘膜用以填埋第一浅槽隔离结构和第二浅槽隔离结构。所述元件隔离绝缘膜包括具有规定密度的第一绝缘膜和密度比第一绝缘膜高的第二绝缘膜。第一绝缘膜填埋于第一浅槽隔离结构中。第一绝缘膜和第二绝缘膜以第二绝缘膜层叠在第一绝缘膜上的方式填埋于第二浅槽隔离结构中。本专利技术所涉及的半导体器件的制造方法包括以下工序:形成用以在半导体衬底的主表面上形成浅槽隔离结构的掩模材的工序；以掩模材作为掩模，通过对半导体衬底进行蚀刻，来形成具有第一宽度及规定深度的第一浅槽隔离结构，并夹着半导体衬底的第一区域，同时形成具有第二宽度及规定深度的第二浅槽隔离结构，并夹着半导体衬底的第二区域的工序，其中，所述第二宽度比所述第一宽度窄；在半导体衬底上形成第一绝缘膜以填埋第一浅槽隔离结构和第二浅槽隔离结构的工序；对第一绝缘膜进行退火处理的工序；以使位于第一浅槽隔离结构和第二浅槽隔离结构的第一绝缘膜部分残留下来的方式，将第一绝缘膜平坦化至掩模材的表面为止的工序；对分别残留在第一浅槽隔离结构和第二浅槽隔离结构的第一绝缘膜部分进行湿蚀刻处理，以降低残留在第一浅槽隔离结构中的第一绝缘膜上表面的位置，同时使残留在第二浅槽隔离结构中的第一绝缘膜上表面的位置低于残留在第一浅槽隔离结构中的第一绝缘膜上表面的位置的工序；在半导体衬底上形成比已经过退火处理的第一绝缘膜密度高的第二绝缘膜的工序，以覆盖残留在第一浅槽隔离结构中的第一绝缘膜部分和残留在第二浅槽隔离结构中的第一绝缘膜部分；以使位于第一浅槽隔离结构中的第二绝缘膜无残留，使位于第二浅槽隔离结构中的第二绝缘膜部分残留下来的方式，通过对第二绝缘膜进行蚀刻来调整第二绝缘膜的高度的工序；以及将掩模材除去的工序。根据本专利技术所涉及的半导本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：第一浅槽隔离结构，以第一宽度从半导体衬底的表面直到规定的深度而形成，以使其中夹入所述半导体衬底的第一区域；第二浅槽隔离结构，以比所述第一宽度窄的第二宽度从所述半导体衬底的表面直到规定的深度而形成，以使其中夹入所述半导体衬底中的第二区域；以及元件隔离绝缘膜，填埋所述第一浅槽隔离结构和所述第二浅槽隔离结构而形成，其中，所述元件隔离绝缘膜包括：具有规定密度的第一绝缘膜；和密度比所述第一绝缘膜的密度高的第二绝缘膜，所述半导体器件还包括：第三浅槽隔离结构，以比所述第二宽度窄的第三宽度从所述半导体衬底的表面直到规定的深度而形成，以使其中夹入所述半导体衬底中的第三区域，所述元件隔离绝缘膜填埋所述第三浅槽隔离结构而形成，在所述第三浅槽隔离结构中以将所述第二绝缘膜叠层在所述第一绝缘膜上的方式来埋入所述第一绝缘膜和所述第二绝缘膜，填埋在所述第三浅槽隔离结构中的所述第二绝缘膜，比填埋在所述第二浅槽隔离结构中的所述第二绝缘膜厚，填埋在所述第二浅槽隔离结构中的所述第一绝缘膜的上表面，比填埋在所述第三浅槽隔离结构中的所述第一绝缘膜的上表面高，并且填埋在所述第一浅槽隔离结构中的所述第一绝缘膜的上表面比填埋在所述第二浅槽隔离结构中的所述第一绝缘膜的所述上表面高，而且位于比所述半导体衬底的表面高的位置。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：泽田真人，金冈龙范，堀田胜之，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP