用于形成封装布置的方法以及封装布置技术

本发明专利技术涉及用于形成封装布置的方法以及封装布置。提供一种用于形成封装布置的方法，该方法可以包含：在载体之上布置至少一个芯片；用密封材料至少部分密封至少一个芯片，其中该密封材料被形成使得载体的至少部分不被密封材料覆盖；在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构；去除载体；并且然后在芯片和导电结构之上形成再分布结构，其中该再分布结构将导电结构和芯片电耦合。

【技术实现步骤摘要】

各种实施例大体上涉及用于形成封装布置的方法和封装布置。
技术介绍
例如在嵌入式晶片级球栅阵列封装(eWLB封装)中的半导体芯片经常要求用于保护免于电磁干扰的屏蔽。封装的正侧与背侧之间的接触(例如导电接触)可以例如通过插入在封装的正侧与背侧之间的接触两者(正侧和背侧)的专用的管芯或芯片来获得。替代地，可以实施电连接正侧和背侧的贯穿接触。然而，这导致通过附加的拾放工艺(pick-and-place-process)或附加的激光钻孔工艺等招致的额外成本和附加处理时间。
技术实现思路
提供一种用于形成封装布置的方法。该方法可以包含:在载体之上布置至少一个芯片；用密封材料至少部分密封至少一个芯片，其中该密封材料被形成使得载体的至少部分不被密封材料覆盖；在密封材料之上并且在不被密封材料覆盖的载体的部分上形成导电结构；去除载体；并且然后在芯片和导电结构之上形成再分布结构，其中该再分布结构将导电结构和芯片电耦合。【附图说明】在附图中，贯穿不同的视图，同样的参考数字通常指代相同的部分。附图不必成比例，而是通常将重点放在图解本专利技术的原理上。在下面的描述中，参考下面的附图来描述本专利技术的各种实施例，其中:图1A到图1G示出依据各种实施例的用于形成封装布置的方法的工艺流程；图2A到图2C示出依据各种实施例的用于形成封装布置的方法的工艺流程； 图3示出依据各种实施例的在封装布置的生产阶段期间的封装布置的横截面； 图4示出依据各种实施例的在封装布置的生产阶段期间的封装布置的横截面； 图5示出依据各种实施例的用于形成封装布置的方法的示意图； 图6示出依据各种实施例的封装布置的横截面。【具体实施方式】下面的详细描述参考附图，附图通过图解的方式示出特定细节以及其中可以实践本专利技术的实施例。词语“示范性”在本文中被用来表示“充当示例、实例、或图解”。在本文中被描述为“示范性”任何实施例或设计不必被解释为与其它实施例或设计相比是优选的或有利的。关于“在侧或表面之上”形成的沉积材料使用的词语“在…之上”可以在本文中被用来表示沉积材料可以“直接在隐含侧或表面上”(例如，与其直接接触)形成。关于“在侧或表面之上”形成的沉积材料使用的词语“在…之上”可以在本文中被用来表示沉积材料可以“间接在隐含侧或表面上”形成，其中一个或多个附加层被布置在隐含侧或表面与沉积材料之间。各种实施例提供用于形成封装布置(例如eWLB封装布置)的方法，该封装布置可以提供成本高效和可靠屏蔽或者集成的金属背侧(其可以适合于例如充当天线、背侧接触或热沉)。依据各种实施例，方法可以在没有附加的拾放工艺或激光钻孔的情况下工作。可以例如通过使用特别的模制工具来模制或者通过利用成圆锥形成形的锯切刀片锯切用于结构化隔离材料来形成所要求的腔体(或凹痕)。替代地，适合的隔离材料可以被层压、被分配或被印制到eWLB载体上。腔体可以以这样的方式形成:它延伸到载体。可以以载体级将金属层(例如铜(Cu)层)形成(例如溅射沉积(也被称为“溅射”)或层压)到腔体中并且到以隔离材料覆盖的芯片或管芯上(例如到可以已经被放置和模制的管芯作为eWLB封装(这表示发生一个重构过程)的部分重构(recon)管芯的背侧上)。此后，可以应用进一步模制用于在金属层之上形成模子。图1A到图1G示出依据各种实施例的针对用于形成封装布置100的方法的工艺流程。如在图1A中示出的那样，用于形成封装布置100的方法可以包含在载体106之上布置至少一个芯片108。芯片108可以是或包含晶体管。例如，芯片108可以是或包含金属氧化物场效应晶体管(M0SFET)诸如功率M0SFET。芯片108可以替代地或附加地是或包含双极晶体管诸如绝缘栅双极晶体管(IGBT)。芯片108可以包含集成电路诸如逻辑集成电路、存储器集成电路或功率集成电路。集成电路可以是专用集成电路(ASIC)或现场可编程门阵列(FPGA)。作为替代方案，集成电路可以是任何其它可编程逻辑电路诸如例如可编程处理器，例如可编程微处理器或可编程纳处理器。芯片108可以附加地或替代地包含电容器、电感器、电阻器或任何其它电部件。在各种实施例中，载体106可以包含载体基底102和薄膜104。在各种实施例中，薄膜104可以被层压到载体基底102上。在各种实施例中，载体可以形成层压的eWLB载体。在各种实施例中，载体106可以不包含薄膜104，但可以包含载体基底102或仅由载体基底102组成。在各种其它实施例中，载体106可以包含多于两个层或由多于两个层组成。在各种实施例中，载体基底102可以包含以下或由以下组成:刚性材料，例如半导体材料例如硅、或电介质材料例如玻璃、或传导材料例如铝。在各种其它实施例中，载体基底102可以包含以下或由以下组成:柔性材料，例如箔例如塑料箔。在各种实施例中，薄膜104可以包含以下材料或由以下材料组成:该材料适合于将芯片108保持固定到载体基体102，和/或促进在未来的工艺中将载体106从芯片108(并且从有待施加的密封材料和导电材料)去除。在各种实施例中，薄膜可以包含以下或由以下组成:一些特别的热可释放的粘合剂。该箔可以是用于eWLB处理的在两侧上具有带粘性的薄膜的标准箔。如在图1B中示出的那样，用于形成封装布置100的方法可以包含用密封材料110至少部分密封至少一个芯片108。密封材料110可以包含电介质材料。密封材料可以包含来自下面组的材料的至少一个材料，该组包含以下或由以下组成:模制化合物、可分配或可印制的材料、填充或未填充的环氧树脂、预浸渍复合纤维、增强纤维、热固材料、热塑性材料、填充物颗粒、层压片、纤维增强的层压片、纤维、增强的聚合物层压片、或具有填充物颗粒的纤维增强的聚合层压片。如在图1C中示出的那样，密封材料110可以被形成使得载体106的至少部分112不被密封材料110覆盖。在各种实施例中，密封材料110可以被形成使得仅部分密封至少一个芯片108。例如，可以仅在背对载体106的芯片108的侧之上形成密封材料110。在那个情况下，不被密封材料110覆盖的载体106的部分112可以从第一芯片108的一个边沿延伸到邻近芯片108的边沿，其中邻近芯片108的边沿可以面向第一芯片108。在各种其它实施例中，密封材料110可以被形成使得芯片108被密封材料110和载体106完全密封。换言之，密封材料110可以以这样的方式在布置在载体106上的芯片108之上和/或在布置在载体106上的芯片108周围形成:芯片108的表面保持不暴露到芯片的外部。在各种实施例中，形成密封材料110使得载体106的至少部分不被密封材料110覆盖可以包含在至少一个芯片108和载体106之上布置密封材料110，如在图1B中示出的那样，并且然后例如通过锯切密封材料(例如使用成圆锥形成形的锯切刀片)部分地去除密封材料110，使得载体106的至少部分112不被密封材料110覆盖。在各种实施例中，将芯片108密封可以包含使用模制工艺。将芯片108密封可以包含将模子(未示出)带到芯片108或在芯片108之上，使得在模子与芯片108之间形成至少一个模腔，并且使得载体106的至少部分不被模腔覆盖。密封工艺可以进一步包含加热密封材料(例如模制化合物)直到它被液化。该工艺可本文档来自技高网...

【技术保护点】
一种用于形成封装布置的方法，所述方法包括：在载体之上布置至少一个芯片；用密封材料至少部分密封所述至少一个芯片，其中所述密封材料被形成使得载体的至少部分不被密封材料覆盖；在所述密封材料之上并且在不被所述密封材料覆盖的载体的部分上形成导电结构；去除载体；并且然后在芯片和导电结构之上形成再分布结构，其中所述再分布结构将导电结构和芯片电耦合。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G比尔，D克雷尔，T基尔格，D迈尔，U瓦赫特，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE