一种3D NAND存储器件及其制造方法、封装方法技术

本发明专利技术提供了一种3D NAND存储器件及其制造方法、封装方法，通过绝缘环将环内和环外的堆叠层隔离开，绝缘环内仍为氧化物层和氮化物层的堆叠，绝缘环外为氧化物层和金属层的堆叠，绝缘环内的氧化物层和氮化物层的堆叠易于贯通接触孔的形成，而绝缘环外金属层保证了存储阵列字线的电连接，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

【技术实现步骤摘要】
一种3DNAND存储器件及其制造方法、封装方法
本专利技术涉及闪存存储器领域，尤其涉及一种3DNAND存储器件及其制造方法、封装方法。
技术介绍
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。在3DNAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(pagebuffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3DNAND器件集成在一起，目前，是分别采用不同的工艺形成3DNAND存储器阵列和外围电路，再通过穿过3DNAND存储器阵列的通孔将二者电连接在一起。3DNAND存储器阵列中的堆叠主要采用OPOP结构，即多晶硅(poly)和氧化物(oxide)依次层叠的结构，随着存储容量需求的不断提高，OPOP结构堆叠的层数不断增多，这对通孔的形成提出很大的挑战。
技术实现思路
有鉴于此，本专利技术的第一方面提供了一种3DNAND存储器件，在存储阵列内设置贯通接触孔，便于同CMOS芯片的连接，且易于集成。为解决上述问题，本专利技术实施例提供了一种3DNAND存储器件，包括：基底；所述基底上的堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的堆叠层为相互间隔堆叠的氧化物层和氮化物层，所述绝缘环内的堆叠层中形成有贯通接触孔；所述绝缘环外的第二区域以及第一区域、第三区域的堆叠层为相互间隔堆叠的氧化物层和金属层，堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有用于形成存储器件的沟道孔；设置在绝缘环外的栅线缝隙。可选地，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域，所述第四区域和第五区域的堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。可选地，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。可选地，所述绝缘环之外的第二区域的堆叠层中形成有伪沟道孔。可选地，所述基底为第一衬底，所述第一衬底的背面设置有贯通第一衬底且与贯通接触孔连接的第一互联结构。可选地，还包括第二衬底，第二衬底中形成了CMOS器件电路以及键合层，所述第二衬底的键合层朝向第一衬底的正面，所述键合层将所述第一衬底和第二衬底粘合。可选地，在对应于存储区域的第一衬底的背面上形成有第一互联结构的衬垫。可选地，所述基底包括第三衬底及第三衬底之上的外延衬底，第三衬底中形成了CMOS器件电路以及第二互联结构，所述贯通接触孔进一步贯穿外延衬底至第三衬底中的第二互联结构。此外，本专利技术还提供了一种3DNAND存储器件的制造方法，包括：提供基底；在所述基底上形成堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域，所述堆叠层为相互间隔堆叠的氧化物层和氮化物层；在所述堆叠层的两侧形成堆叠层的阶梯结构；分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环；形成栅线缝隙，通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层，同时，栅线缝隙中填满金属层，堆叠层中的顶层金属层为顶层选择栅；在绝缘环内的堆叠层中形成贯通接触孔。可选地，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域；第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；则，在所述堆叠层的两侧形成堆叠层的阶梯结构的同时，还包括：将第四区域和第五区域的堆叠层中的上两层氧化物层和氮化物层靠近绝缘环的一侧形成阶梯结构；则，在通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层的步骤中，在第四区域和第五区域形成顶层金属层阶梯结构，通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。可选地，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。可选地，在所述第一区域、第三区域的堆叠层中形成沟道孔的步骤中，还包括：在所述绝缘环之外的第二区域的堆叠层中形成伪沟道孔。可选地，分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环的步骤包括：同时在第一区域、第三区域的堆叠中形成沟道通孔以及在第二区域的堆叠层中形成通孔环以及通孔环之外的第二区域的堆叠层中形成伪沟道通孔，并分别进行沟道通孔、伪沟道通孔及通孔环的填充，以分别形成沟道孔、伪沟道通孔和绝缘环。可选地，所述基底为第一衬底，还包括：从所述第一衬底的背面形成贯通第一衬底且与贯通接触孔连接的第一互联结构。可选地，所述基底包括第三衬底和第三衬底上的外延衬底，与绝缘环内的区域对应的外延衬底的区域设置有开口，开口中填充有介质材料，第三衬底中形成了CMOS器件电路以及第二互联结构，形成贯通接触孔的步骤包括：形成贯穿绝缘环内的堆叠层以及外延衬底开口中的介质材料直至第三衬底中的互联结构的贯通接触孔。此外，本专利技术又本文档来自技高网...

【技术保护点】
一种3D NAND存储器件，其特征在于，包括：基底；所述基底上的堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的堆叠层为相互间隔堆叠的氧化物层和氮化物层，所述绝缘环内的堆叠层中形成有贯通接触孔；所述绝缘环外的第二区域以及第一区域、第三区域的堆叠层为相互间隔堆叠的氧化物层和金属层，堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有用于形成存储器件的沟道孔；设置在绝缘环外的栅线缝隙。

【技术特征摘要】
1.一种3DNAND存储器件，其特征在于，包括：基底；所述基底上的堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的堆叠层为相互间隔堆叠的氧化物层和氮化物层，所述绝缘环内的堆叠层中形成有贯通接触孔；所述绝缘环外的第二区域以及第一区域、第三区域的堆叠层为相互间隔堆叠的氧化物层和金属层，堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有用于形成存储器件的沟道孔；设置在绝缘环外的栅线缝隙。2.根据权利要求1所述的存储器件，其特征在于，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域，所述第四区域和第五区域的堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。3.根据权利要求1所述的存储器件，其特征在于，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。4.根据权利要求1所述的存储器件，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。5.根据权利要求1所述的存储器件，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。6.根据权利要求1所述的存储器件其特征在于，所述绝缘环之外的第二区域的堆叠层中形成有伪沟道孔。7.根据权利要求1-6中任一项所述的存储器件，其特征在于，所述基底为第一衬底，所述第一衬底的背面设置有贯通第一衬底且与贯通接触孔连接的第一互联结构。8.根据权利要求7所述的存储器件，其特征在于，还包括第二衬底，第二衬底中形成了CMOS器件电路以及键合层，所述第二衬底的键合层朝向第一衬底的正面，所述键合层将所述第一衬底和第二衬底粘合。9.根据权利要求8所述的存储器件，其特征在于，在对应于存储区域的第一衬底的背面上形成有第一互联结构的衬垫。10.根据权利要求1-6中任一项所述的存储器件，其特征在于，所述基底包括第三衬底及第三衬底之上的外延衬底，第三衬底中形成了CMOS器件电路以及第二互联结构，所述贯通接触孔进一步贯穿外延衬底至第三衬底中的第二互联结构。11.一种3DNAND存储器件的制造方法，其特征在于，包括：提供基底；在所述基底上形成堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域，所述堆叠层为相互间隔堆叠的氧化物层和氮化物层；在所述堆叠层的两侧形成堆叠层的阶梯结构；分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环；形成栅线缝隙，通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层，同时，栅线缝隙中填满金属层，堆叠层中的顶层金属层为顶层选择栅；在绝缘环内的堆...

【专利技术属性】
技术研发人员：吕震宇，杨士宁，潘锋，杨伟毅，陈俊，吴关平，施文广，程卫华，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42